JP2006521045A - 速い読み出しサイクルを備えたイメージセンサ - Google Patents

Abstract

本発明は、画像ドットのＮ行およびＫ列を有するピクチャキャプチャマトリックス、およびＫ列の自由端における読み出しレジスタ（ＲＬ）を含むイメージセンサを提案する。マトリックスの読み出し速度を改善するために、本発明は、次のことを提案する。すなわち、ある行から他の行へシフトするための垂直信号（ｐｈｉ１、ｐｈｉ２、ｐｈｉ３、ｐｈｉ４）が動作中であっても、読み出しレジスタへの水平転送（位相ｐｈｉＬ１、ｐｈｉＬ２のスイッチング）は継続するが、しかしながら、列と水平レジスタとの間の転送ゲート（ＴＲ）が開いている間は、水平転送を継続しないということである。したがって、水平読み出しレジスタのアンローディング時間は、各垂直転送ステップのために取って置かれた時間と重なり合うのであって、これらの時間が一緒に加算されるのではない。各行に対して繰り返される時間における利得は、行数が多いほど一層重要である。読み出しレジスタの出力部における電荷の読み出しに対する、列転送スイッチング動作の影響を制限するための手段が設けられている。

Description

本発明は電子イメージセンサに関し、特に、大きなフォーマットの画像キャプチャマトリックス（数千行および数千列の画像ドット）を含むセンサに関する。

大面積マトリックスは、マトリックスに記録された画像を読み出すために必要な時間の問題という特別な問題をもたらす。マトリックスは、全ての行が空になるまで、マトリックスの列の端部に配置された読み出しレジスタの中へと一行ずつ空にしなければならない。しかし、レジスタへのマトリックス１行のアンローディングと次の行のアンローディングとの間に、レジスタのコンテンツは、それをレジスタの端部に配置された読み出し回路へと段階的に空にすることによって、読み出さなければならない。

十分な高さのフレームレート（たとえば、毎秒３０画像のビデオピクチャの典型的なフレームレート）を得るために、読み出しレジスタは非常に高速度で動作しなければならず、同時に、列転送フェーズはあまり長くかかってはならない。

その性能を改善するために、マトリックスを、水平および垂直の両方とも２つの部分に、したがって４つの象限に分割すること、および各象限の列の自由端に個々の読み出しレジスタを配置することが既に提案されている。したがって４つの読み出しレジスタがあり、各レジスタに対する制約は縮小サイズのマトリックスに対応する制約である。

この配置が用いられる場合であっても、必ずしも十分ではなく、画像読み出しプロセスの加速が望ましいこともあり得る。

レジスタの端部に単一の出力部を有する代わりに、レジスタにはまた、中間出力部を設けることもできるが、これは、レジスタの異なる出力部のための追加の地形的設計制約、および多重制約を結果としてもたらす。

本発明は、たった今提示した解決策（多数のレジスタおよび多数の出力部を備えたレジスタ）と組み合わせて用いることもまた可能な、読み出し速度の改良のための簡単な解決策を提案することを目的とする。

本発明を説明するために、従来のイメージセンサにおいて、次のことが想起される。
−画像キャプチャマトリックスの列は、それぞれ、各列内のある行から別の行へ画像ドットの電荷を徐々にシフトするために、列電荷転送レジスタの中へ組織され、また列レジスタの各段は、画像ドットに対応する。
−列レジスタの各段には、いくつかの電極（典型的には、従来のマトリックス用には４つの電極）が含まれる。ある段から次の段までの列電荷転送は、読み出しレジスタへの最後行の転送と共に、垂直走査タイミングクロックからのいくつかの連続的なクロックパルスに渡って実施される。クロックパルスは、マトリックスの全ての行の同じランクの電極に対して同期し、段の様々な電極のための制御信号に対応する。
−画像キャプチャマトリックスのドットの最終行と、マトリックス列の端部に位置する読み出しレジスタとの間に、列転送と同期して制御される転送電極があって、マトリックスの残りの部分において電荷がある行から次の行へ進むのと同時に、最終行から読み出しレジスタへ電荷をアンロードするようにする。
−２つの連続的な列電荷転送の間に、水平走査タイミングクロックの制御の下で、行に沿った読み出しレジスタの全ての段を連続的に空にする時間が可能になる。行に沿った転送のための水平走査タイミングクロックの周波数は、列転送のために用いられる垂直走査タイミングクロックの周波数よりはるかに高い。

水平および垂直両方の走査速度は、電極の浮遊容量および抵抗によって、ならびに電極に印加される電位を高レベルと低レベルとの間で切り替える増幅器の電力よって命令されるある一定の値を超えることはできない。水平走査速度でタイミングを取られる読み出しレジスタ制御信号は、非常に小さな電極（水平レジスタの電極）を駆動するので、走査速度は高くなり得る。しかし、垂直走査タイミングクロックは、はるかに遅い。それは、増幅器が、Ｎ電極（マトリックスのＮ行のための）であって、そのそれぞれがマトリックスの幅全体を占めるために、浮遊抵抗および容量が大きなＮ電極を、同時に駆動する必要があるためである。

図１は、簡略化した形で、画像キャプチャマトリックス用の従来の読み出しサイクルタイミング図を示すが、このマトリックスの列は、行当たり４つの電極を備えた転送レジスタに配置され、またこのマトリックスにおいて、ドットのある行から次の行への電荷の転送は、基本周期Ｔ０の垂直走査タイミングクロックの１０パルスを用いる。１０パルスにわたる転送は、ＭＰＰ（マルチピンドフェーズ（ｍｕｌｔｉ−ｐｉｎｎｅｄ ｐｈａｓｅ））モードで動作する、段当たり４つの電極を備えたレジスタには、従来どおりである。１行だけ列電荷転送を進めるために、可変数の電極および可変数のクロックパルスを用いる他のモードも可能である。

タイミング図の第１のラインは、周期がＴ０である、垂直走査タイミングクロックからのパルスを示す。次の４つのラインは、マトリックスの行の４つの連続的な電極の制御信号ｐｈｉ１、ｐｈｉ２、ｐｈｉ３、ｐｈｉ４を示す。様々な行の同じランクの全ての電極は、同じ信号によって制御される。言いかえれば、任意の行の第１の電極（ランク１）は、信号ｐｈｉ１によって制御され、任意の行の第２の電極（ランク２）は、信号ｐｈｉ２によって制御され、全ての第３の電極および全ての第４の電極をそれぞれ制御する信号ｐｈｉ３およびｐｈｉ４に関しても同じである。

タイミング図の第６のラインは、マトリックスのドットの最終行と水平読み出しレジスタとの間に位置する、転送電極と呼ばれる電極の制御を示す。この転送電極は、制御信号ｐｈｉＴＲによって制御されるが、この制御信号ｐｈｉＴＲは、列と読み出しレジスタとの間にこの電極によって生成される電位障壁を、ある行から別の行への電荷の垂直シフトに同期して、周期的に低下させる。この障壁の低下によって、電荷が、最終行からレジスタへアンロードされ、その後、電位障壁は、読み出しレジスタの水平転送が続く全時間の間、パルスｐｈｉＴＲの終端（低レベルに立ち下がる）によって再び上昇される。信号ｐｈｉＴＲは、ｐｈｉ１とだいたい同じである。

タイミング図の第７のラインは、周期ＴＬの水平走査タイミングパルスを示すが、この周期ＴＬは、Ｔ０よりはるかに短い。なぜなら、読み出しレジスタは、列電荷転送よりはるかに速く、行に沿った電荷転送を実施することができるからである。１，０００行および１，０００列のマトリックスに関して、これらの周期は、Ｔ０では２マイクロ秒、ＴＬでは２５ナノ秒のオーダになるが、これらは、図１において厳密には図示されてはいない。

タイミング図の第８と第９のラインは、水平レジスタ（従来的には、レジスタの段当たり２つの電極を備えた２相レジスタ）を制御するための２つの信号ｐｈｉＬ１およびｐｈｉＬ２を象徴的に示す。これらの信号のスイッチングは、周期ＴＬを備えたクロックによってタイミングを取られる。信号ｐｈｉＬ１およびｐｈｉＬ２は、この例では約２０マイクロ秒続く一行の全垂直転送フェーズの間、中断される。その後、これらの信号は、新しい水平転送のために回復される。

したがって、一方では、マトリックスにおいてＫ列を読み出すべき場合（水平読み出しレジスタのＫ段に対応する）、水平レジスタを空にするために、水平転送信号ｐｈｉＬ１およびｐｈｉＬ２がＫ回作動されることが、理解されるであろう。次に、図１に示すような連続したパルスｐｈｉ１、ｐｈｉ２、ｐｈｉ３、ｐｈｉ４、ｐｈｉＴＲが、マトリックスの新しい行を読み出しレジスタへ転送するために、確立される。次に、読み出しレジスタは、信号ｐｈｉＬ１およびｐｈｉＬ２のＫ作動によって空にされる。

このプロセスは、マトリックスにＮ行がある場合には、Ｎ回繰り返される。結局、マトリックスは完全に読み出され、新しい画像の受信を行うことができる。

マトリックスの読み出し速度を改善するために、本発明は、次のことを提案する。すなわち、ある行から別の行へシフトするために垂直信号が動作している間であっても、読み出しレジスタへの水平転送は継続するが、しかしながら、列と水平レジスタの間の転送ゲートが開いている間は、水平転送を継続しないということである。したがって、水平読み出しレジスタを転送する時間は、各垂直転送ステップのために取って置かれる時間と重なり合うのであって、これらの時間が一緒に加算されるのとは異なる。時間における利得は、各行に対して再現されるので、このことは、行数が多いほど一層重要である。

したがって、本発明の主題は、画像ドットのＮ行およびＫ列を有するピクチャキャプチャマトリックスと、Ｋ列の自由端における読み出しレジスタと、ある行から別の行へ、および最終行から読み出しレジスタへ、画像ドットに対応する電荷を転送するための手段と、を含み、マトリックスの最終行と読み出しレジスタとの間に転送電極を備えた、また画像ドットの各行が、同期して作動される、ランク１〜ｐのいくつかの電極を含むイメージセンサであって、全ての行の同じランクｊ（ｊ＝１〜ｐ）の電極が同じ周期的な制御信号によって作動され、ランクｐの電極が、同じ行の電極の中で、読み出しレジスタに最も近い電極であり、読み出しレジスタを制御するための手段が、レジスタから読み出し回路への電荷の転送を実行することと、転送電極の下の電位障壁が低下している間はこの転送を中断することと、その後この転送を回復することと、のために設けられるようにするイメージセンサであり、またこのイメージセンサが、一方で行電極がどんな電位レベルスイッチングも受けていない間に、他方で列電荷転送動作中にランクｊ＝１〜ｊ＝ｐの少なくとも１つのランクの電極がレベルスイッチングを受けている間に、制御手段が電荷転送を実行するように構成されていることを、特徴とするイメージセンサである。

本発明によれば、読み出しレジスタによる転送は、ランクｊ＝１〜ｐの様々な電極がスイッチング動作を受ける全時間中（転送電極の下の電位障壁が低下している時間を除く）に継続できる。転送は、マトリックスのランク１の電極が高電位レベルにある時間の一部の間であっても継続可能だが、しかしながらそれは、マトリックスと読み出しレジスタとの間の転送用電極が、ランク１電極の高電位への立ち上がり時間より短い時間の、マトリックスからレジスタへの電荷の転送を許可する命令を受信する限りにおいてである。電極に印加される高電位は、電位障壁の低下かまたはこの電極の下の電位井戸の生成を定義する電極である。低電位は、電位障壁を上昇させるか、電極の下に形成された電位井戸のベースを再び上昇させる電位である。

したがって、転送電極は、ランク１の電極を制御する信号と同じでない（しかしランク１の電極が高電位にある間に開始し終了する）制御信号によって制御するのが好ましい。

転送電極に隣接している電極である、マトリックスの最終行におけるランクｐの電極には、マトリックスのランクｐにおける他の電極よりも大きな表面領域を設けて、この電極の下に全ての電荷を蓄積できるようにすることができる。また、この電極は、同じランクｐの他の電極の信号から独立した信号によって制御するのが好ましい。この電極および転送電極は、高速制御を可能にするために、マトリックスの他の行電極より低い抵抗率を備えて製造（実際上、これらは、アルミニウム層で二重にされた多結晶シリコンで作製される）するのが好ましい。

最後に、読み出しレジスタの出力は読み出し回路に至るが、この読み出し回路には、原則として、電荷／電圧コンバータ（本質的には、レジスタから電荷を集める簡単な読み出しダイオードによって形成される）と、マトリックスと同じ集積回路チップ（シリコンで作製された）に製造された増幅器とが含まれ、また好ましくは、少なくとも増幅器が、集積回路基板の本体から減結合されるように物理的に構成されることが本発明に従って提案される。実際に、集積回路基板の本体は、ｐ電極のＮ行の配列が切り替わるときに、電位変動に曝される傾向があり、これらの基板電位変動は、レジスタからの電荷の読み出し中に、読み出し回路に再伝送される場合には、有害になるであろう。

したがって、マトリックスにおける行電極の電位レベルのスイッチング中に、増幅器に対するシリコンの電位変動の影響を無効化するための手段が設けられている。これらの手段には、たとえば、マトリックスの電極と同じ基板面に形成される、増幅器を囲む電極、およびこの電極を固定大地電位に接続するための手段が含まれる。これらの無効化手段にはまた、増幅器の回りのシリコンにおけるトレンチ、およびこのトレンチに囲まれた基板部分を固定大地電位に接続するための手段を含んでもよい。

本発明は、非常に大きな数の行および列を備えた大フォーマットのマトリックスに特に有利である。なぜなら、この場合、および特に、低ノイズモードである、ＭＰＰタイプの電荷蓄積モードで動作するマトリックスでは、容量結合が非常に大きいからである。

本発明の他の特徴および利点は、添付の図面に関連して提示されている以下の詳細な説明を読むことによって、明らかになるであろう。

図２は、ピクチャキャプチャマトリックスの部分図を示し、マトリックス最後の２行Ｎ−１およびＮ、ならびに最終行の最後の電極と水平読み出しレジスタＲＬとの間の転送用電極ＴＲを概略的に表わしている。読み出しレジスタの出力は、読み出しダイオードＤＬおよび増幅器ＡＭＰを原則として含む読み出し回路に至る。周期的なリセットのためのトランジスタと結合した読み出しダイオードは、電荷／電圧コンバータとして働き、自身が少しずつ進むにつれて読み出しレジスタによってダイオードに供給される各電荷パケットを、電荷に比例した電圧レベルに変換するようにする。

図示の例において、各行は、ランクｊ＝１〜ｊ＝４の４つの平行電極を含むが、これらの電極は、読み出しレジスタと最も離れたものから最も近いものへの順序で、それぞれ、Ｅ１、Ｅ２、Ｅ３およびＥ４である。

２つの連続的な列電荷転送動作の間に、これらの電極は、行および列の交差部において各画像ドットに局所的な電荷が蓄積されるのを可能にする固定した電位を受ける。典型的には、（マトリックスは、ＭＰＰモードで動作するように設計されている）行の４つの電極に印加される電位は、電極Ｅ２、Ｅ３およびＥ４におけると同様に、電極Ｅ１において低電位であるが、Ｎ型にドープされたシリコンの表面層（この中で電荷が蓄積され伝播する）内の電位は、電極Ｅ１の下でわずかにより低い。したがって、２つの連続的な行の電極Ｅ１の間で、電極Ｅ２、Ｅ３、Ｅ４の下に、浅いが広い電位井戸が生成され、この井戸内で、行および列の交差部における電荷は、２つの基本的な列転送ステップを分離する時間間隔の間、蓄積されたままになる。

図３は、Ｐ型シリコン基板１０およびＮ⁻型表面層を備えた、マトリックスの列の端部における従来の物理構造の列に沿った断面図を示す。この表面層では、電極Ｅ２、Ｅ３、Ｅ４の下よりも、電極Ｅ１および転送電極ＴＲの下でより少なくドープして、全ての電極の下における同じ電位レベルに対して、電極Ｅ２、Ｅ３、Ｅ４の全ての下またはレジスタＲＬに蓄積された電荷を維持する電位障壁を、電極Ｅ１およびＴＲの下に生成するようにする。低レベルよりも高レベルな正電位によって、負電荷に対してより深い電位井戸が生成されることがさらに想起される。

列は、様々な列に蓄積された負電荷パケットを絶縁する物理的障壁（酸化物および／または負にドープされた領域）によって分離される。

基本的な転送動作（ある行から次の行への電荷の転送）中に、マトリックスの様々な行の同じランクの全ての電極にとって同一である連続的な電位スイッチング動作が、ある行（たとえば行Ｎ−１）の電極Ｅ２、Ｅ３、Ｅ４から、次の行（行Ｎ）の電極Ｅ２、Ｅ３、Ｅ４への電荷のシフトを漸進的にもたらすために、行われる。それぞれの電極Ｅ１、Ｅ２、Ｅ３、Ｅ４の制御信号ｐｈｉ１、ｐｈｉ２、ｐｈｉ３、ｐｈｉ４が、図４のタイミング図に示されている。これらの信号は、論理的な高および低レベルによって概略的に表わされている。電極の下でマトリックスのシリコン内に生成される電位レベルは、図を複雑にしないために、示していない。これらの電位レベルが、電極に印加される電位レベル、および電極の下におけるシリコンのドーピングの両方に依存することは、理解されるであろう。ＭＰＰモードで動作する従来のマトリックスの場合では、電位井戸は、電極Ｅ２、Ｅ３およびＥ４の下に生成され、電位障壁は、電極Ｅ１によってこの井戸の回りに生成され、一方で４つの電極の電位は、全て低レベルである。

図４のタイミング図は、次のことを示す。
− 信号ｐｈｉ１〜ｐｈｉ４のスイッチングがない図の左側に、２つの連続的な列電荷転送動作を分離する待機フェーズがある。
− 図の中央部において、信号ｐｈｉ１〜ｐｈｉ４のスイッチングは、ある行から次の行、および最終行から読み出しレジスタへの電荷の転送のためのステップに対応する。
− 図の右側に、ある行から次の行への電荷転送の新しいステップのための別の待機期間がある。

用いられているＭＰＰマトリックスの例では、ある行から次の行へ電荷を転送するためのステップは、周期Ｔ０のベースクロックの１０サイクルの間続く。信号ｐｈｉ１〜ｐｈｉ４は、このクロックＴ０のリズムで動作するシーケンサ（図示せず）によって生成される。周期Ｔ０は、典型的には、１／３０秒で画像を送出できる１，０００行のマトリックスでは、約２マイクロ秒である。

図４のタイミング図はまた、最終行Ｎの電極Ｅ４と読み出しレジスタＲＬとの間の転送ゲートＴＲ用の制御信号ｐｈｉＴＲを示している。従来的には、転送ゲートは、マトリックスの電極Ｅ１と同じ信号ｐｈｉ１によって制御される。しかし、本発明によるマトリックスでは、この電極を制御するために、別個の制御信号ｐｈｉＴＲ備えるのが好ましい。この信号ｐｈｉＴＲは、転送電極ＴＲの下にほぼ連続的に生成される電位障壁（マトリックスの列と読み出しレジスタとの間の障壁）を低下させる。信号ｐｈｉＴＲが高レベルにある時間中に電位障壁が低下するが、この時間は、信号ｐｈｉ１の期間より短いのが好ましい。さらに、パルスｐｈｉＴＲがパルスｐｈｉ１と同一の場合であっても、転送電極は、電極Ｅ１を駆動する増幅器から生じるのではない信号によって制御される。パルスｐｈｉＴＲが高レベルにある時間中に、電荷は、最終行から読み出しレジスタＲＬへ流れることができる。

読み出しレジスタは、従来的には、マトリックスの列当り１つの段、段当たり２つの電極、およびこれらの電極を制御するための、逆位相の２つの信号ｐｈｉＬ１およびｐｈｉＬ２を備えて構成される。電荷は、電極のうちの１つ（説明の例では信号ｐｈｉＬ１によって制御される電極であり、この理由で、ｐｈｉＬ１は、パルスｐｈｉＴＲの期間中に、高電位レベルにある）の下で、最初にダンプされる。次に、読み出しレジスタが読み出しモードで作動されると、電荷は、それらが読み出し回路に到着するまで、位相ｐｈｉＬ１およびｐｈｉＬ２の交互のスイッチングと同期して、次の電極の下へ水平に（図２では右方向へ）段階的にシフトされる。

読み出しレジスタの出力部における読み出し回路には、従来、電荷／電圧コンバータおよび電圧増幅器が含まれる。コンバータは、一方で、読み出しダイオードＤＬから構成され、電荷が、この読み出しダイオードＤＬに、読み出しレジスタフローの前進速度で周期的に到着するが、他方で、コンバータは、各読み出し動作の後でダイオードの電位をリセットするための回路で構成されている。

読み出しレジスタの前進速度（位相ｐｈｉＬ１およびｐｈｉＬ２のスイッチング速度）は、Ｔ０よりはるかに短い周期ＴＬのクロックによって定義され、２つのクロックパルスＴＬは、電荷を１段だけ前進させるように要求され、また読み出しレジスタは、原則として２相レジスタである。

列から読み出しレジスタへの電荷の転送中に、読み出しレジスタへの電荷の水平転送は中断されるが、この目的のために、レジスタを制御する信号ｐｈｉＬ１およびｐｈｉＬ２が停止される。しかしながら、従来的には、信号ｐｈｉＬ１およびｐｈｉＬ２は、位相ｐｈｉ１〜ｐｈｉ４の全スイッチング時間の間（ＭＰＰモードでは１０のクロックパルスＴ０）停止された（図１を参照）のに対して、本発明によれば、単に、転送電極ＴＲ下の電位障壁の低下期間であるはるかに短い期間、言いかえれば、パルスｐｈｉＴＲが高レベルにある期間に、位相ｐｈｉＬ１およびｐｈｉＬ２のスイッチングを停止することが提案される。この期間は、周期Ｔ０の１〜３倍であるか、またはパルスｐｈｉＴＲの期間がパルスｐｈｉ１のそれと等しい極端な場合に、最大でＴ０の５倍である。

先行技術において、水平転送の中断は、２マイクロ秒の周期Ｔ０に対して、約２０マイクロ秒続く可能性がある。本発明によるマトリックスでは、水平転送は、４〜１０マイクロ秒に制限可能な時間、中断される。

一例として、１２．５ナノ秒の水平タイミング周期ＴＬ、したがって水平転送ステップ当たり２５ナノ秒で１，０００列に対して、水平レジスタＲＬのアンローディングには２５マイクロ秒かかる。垂直転送における１マトリックス行だけのシフトには、Ｔ０＝２マイクロ秒の垂直クロック周期で約２０マイクロ秒かかる。

したがって、水平読取時間、および列転送における行の増加時間を共に加える場合には、１行を読み出すためのサイクル時間は、合計で４５マイクロ秒かかる。本発明を用いれば、水平転送が中断される時間を２Ｔ０かまたはわずかに多い時間、すなわち約４〜５マイクロ秒に制限することによって、４５マイクロ秒の代わりに、２５＋５マイクロ秒、すなわち３０マイクロ秒に等しい合計サイクル時間が、一行の完全な読み出しに対して得られる。

したがって、この例において、このように１５マイクロ秒の利得がなされたが、これはマトリックス全体の読み出し速度において３０％を超える改善である。

マトリックスのＭＰＰタイプの動作をより詳細に考慮すれば、最終行（これはもっと先で説明する）を除く全ての行に対する列転送において、１行の増加に至る連続する１０ステップは、以下のとおりの実施順序になる。
− ０．低レベルにおける信号ｐｈｉ１、ｐｈｉ２、ｐｈｉ３、ｐｈｉ４で開始する。光誘起電荷が、マトリックスの行の電極Ｅ２、Ｅ３、Ｅ４の下に蓄積される。
−１．ｐｈｉ３の立ち上がり。電荷は、Ｅ３の下に主に集中される。
−２．ｐｈｉ４の立ち上がり。電荷は、Ｅ３およびＥ４の下に主に分配される。
−３．ｐｈｉ１の立ち上がり。電荷は、Ｅ３、Ｅ４の下および次の行の電極Ｅ１の下に分配される。
−４．ｐｈｉ３の立ち下がり。Ｅ３の下にあった電荷は、電極Ｅ４の下および次の行の電極Ｅ１の下に集中される。
−５．ｐｈｉ２の立ち上がり。電荷は、電極Ｅ４と次の行の電極Ｅ２との間で主に分配される。
−６．ｐｈｉ４の立ち下がり。電荷は、次の行の電極Ｅ１およびＥ２の下で分配される（ここから電荷は全て、次の行の電極の下にある）。
−７．再びｐｈｉ３の立ち上がり。電荷はＥ１、Ｅ２、Ｅ３（主にＥ２、Ｅ３）の下にある。
−８．ｐｈｉ１の立ち下がり。電荷は、Ｅ２およびＥ３の下に主に集中される。
−９．ｐｈｉ３の立ち下がり。電荷は、Ｅ２の下に主に集中される。
−１０．ｐｈｉ２の立ち下がり。電荷は、Ｅ２、Ｅ３、Ｅ４の下に分配され、初期状態が回復されて、電荷は１行だけ進んだ。

マトリックスの最終行に関して、信号ｐｈｉＴＲが、ｐｈｉ１と同時に高レベルまで上昇してそこに留まる場合には、プロセスは次の通りである。
−１．ｐｈｉ３の立ち上がり。電荷は、Ｅ３の下に主に集中される。
−２．ｐｈｉ４の立ち上がり。電荷は、Ｅ３およびＥ４の下に主に分配される。
−３．ｐｈｉ１およびｐｈｉＴＲの立ち上がり。電極Ｅ４と読み出しレジスタとの間の電位障壁の低下。Ｅ４の下に存在する電荷が、レジスタへ流れ始める。最後から二番目の行から生じる電荷を、Ｅ１の下で受け取ることができる。
−４．ｐｈｉ３の立ち下がり。Ｅ３の下にあった電荷は、電極Ｅ４の方へ押され、そこから読み出しレジスタへ引き続き流れる。
−５．ｐｈｉ２の立ち上がり。最後から二番目の行から到着した電荷について以外は無変化だが、しかし、これらの電荷は、読み出しレジスタに流れ込む電荷からは分離されたままである。
−６．ｐｈｉ４の立ち下がり。Ｅ４の下の電荷の残りの部分は、読み出しレジスタに流れ込むのを終了する。
−７．再びｐｈｉ３の立ち上がり。無変化。最後から二番目の行から到着した電荷は、Ｅ１、Ｅ２、Ｅ３の下にある。
−８．ｐｈｉ１およびｐｈｉＴＲの立ち下がり。列と読み出しレジスタとの間の障壁の閉鎖。最終行から到着した電荷は、今、Ｅ２、Ｅ３の下に主にある。
−９．ｐｈｉ３の立ち下がり。電荷は、Ｅ２の下に主に集中される。障壁は閉じられている。
−１０．ｐｈｉ２の立ち下がり。電荷は、Ｅ２、Ｅ３、Ｅ４下に分配され、初期状態が回復されて、電荷は１行だけ進んだ。障壁は閉じられている。

しかし、好ましい解決策では、パルスｐｈｉＴＲはパルスｐｈｉ１より短かく、かつこの場合には、列と読み出しレジスタとの間の電位障壁の開放は、ステップ３の後、たとえばステップ４またはステップ５（ｐｈｉ４の立ち下がりの前）で始めることができる。パルスｐｈｉＴＲはまた、ステップ８の前、好ましくはステップ７で元どおりに立ち下がることができる（しかし、レジスタに電荷を押し出すのを終えるためにはｐｈｉ４の立ち下がりが必要なので、ｐｈｉ４の立ち下がりを待たれなければならない）。よい解決策は、ｐｈｉＴＲがステップ５で立ち上がり、ステップ７で立ち下がって、期間を２Ｔ０とすることである。しかしながら、パルスｐｈｉＴＲの期間は、このパルスがステップ６（ｐｈｉ４の立ち下がり）前の半周期に始まり、かつこのステップ６後の半周期に終了する場合には、約Ｔ０の値にさらに縮小することができる。

その結果として要約すると、センサは、次のための手段を含む。すなわち、
−ランク２の電極が高論理レベルに切り替わると同時かまたはその後、およびランク４の電極が高レベルにある間に、転送電極（ＴＲ）の下の電位障壁を低下させることと、
−ランク３の電極が高論理レベルに切り替わる前かまたは同時に、およびランク４の電極が低レベルに戻ったときに、この電位障壁を元どおりに上昇させることと、のための手段である。

図４のタイミング図を最適な方法で得ることができるように、転送電極ＴＲは、制御信号ｐｈｉＴＲが立ち上がるか立ち下がるときに、それに非常に迅速に反応することが望ましい。したがって、この電極は、マトリックスの他の電極Ｅ１〜Ｅ４よりも導電性であることが好ましい。この目的のために、マトリックスの電極はドープした多結晶シリコンから一般に作製されるが、電極ＴＲは、アルミニウム層で二重にされるように設計されている。それに隣接している電極、すなわち最終行Ｎの最後の電極Ｅ４にもまた同じことを行うのが好ましく、そしてこの電極Ｅ４は、他の行の全ての電極Ｅ４を駆動する増幅器とは別個の増幅器によって駆動されるように設計されている。したがって、最終行の電極Ｅ４は、信号ｐｈｉ４のスイッチングの不正確さに影響されない。そのスイッチングはよりよく制御され、図４のタイミング図は、より容易に固守される。最後の電極Ｅ４の下に存在する電荷は、その転送に割り当てられた時間が短いにもかかわらず、読み出しレジスタへ流れる時間を有する。この理由で、パルスｐｈｉＴＲに割り当てられる時間は、Ｔ０ほど短い期間であることができる。

全ての電極をアルミニウム層で二重にはできないことに留意されたい。なぜなら、アルミニウムは光を遮断するので、センサのアクティブな画像キャプチャ領域においては、できる限り少なく用いなければならないからである。しかし、最後の電極Ｅ４および転送電極を二重にすることは許容できる。

最終行の最後の電極Ｅ４に、マトリックスの他の電極Ｅ４より大きな幅を与えて、ｐｈｉＴＲが障壁を開く前に、ステップ４において、この電極の下での完全な電荷の蓄積を促進するようにすることは望ましいことであり得る。

本発明はまた、画像解像度を犠牲にして読み出し動作を加速するために、列に沿って（また、必要に応じて、行に沿って）ピクセルを２つずつ再グループ化する場合にも適用可能である。この場合には、転送ゲートが読み出しレジスタへ開かれる前に、２つの連続的な列転送ステップが実行される。２つの連続的な行からの電荷は、最終行の最後の電極Ｅ４の下に蓄積されるが、この電極Ｅ４は、マトリックスの他の電極Ｅ４より幅が広く、かつ第１ではなく第２の転送ステップのパルスｐｈｉ４の期間中のみ高レベルに切り替わる信号によって制御される。したがって、最終行の電極Ｅ４は、マトリックスの他の電極Ｅ４と同じスイッチング信号によっては制御されない。転送ゲートは、第２のパルスｐｈｉ４の終端前に始まりかつこの第２のパルスの終端後に終了する短い時間の間、開いている。ここで繰り返すと、水平転送は、２つの連続的なステップの電位ｐｈｉ１〜ｐｈｉ４の全スイッチング時間中に動作するけれども、転送ゲートが、マトリックスを読み出しレジスタから分離する電位障壁を開く短期間（２Ｔ０またはＴ０とも同じほど短くなり得る）が除かれる。同じ解決策は、４行ずつまたは８行ずつの列の再グループ化に対して採用され、時間における利得は一層大きくなる。なぜなら、今や、列転送のためには１６または３２Ｔ０が、また水平転送のためには単に２Ｔ０の中断が必要となるだけだからである。

読み出しレジスタによって読み出し回路へ水平転送される電荷の読み出し中に、制御信号ｐｈｉ１、ｐｈｉ２、ｐｈｉ３、ｐｈｉ４のスイッチングの影響を最小限にするために、読み出し回路の一種の遮蔽物と等価の減結合手段が提供される。

スイッチング動作の影響は、マトリックスの何千もの電極Ｅ１〜Ｅ４を形成する、本質的に容量性である非常に太い線路から生じる。これらの線路における電位の急なスイッチング（同じランクの全ての線路が同時に）は、その近さゆえに、マトリックスが一体化されている基板の電位における変動を誘発する。基板は、一般にその裏面を介して接地されるが、基板容積を完全には大地電位で保持できず、前面（電極に最も接近している）に近い基板部分は、その電位の、容量結合による変動に遭遇するが、読み出し回路は、基板の前面に位置している。

したがって、本発明の原理に関して特に有害な、基板のこの影響を低減するための手段を提供することが望ましいと考えられる。なぜなら、水平レジスタの読み出しは、これらの太い容量性線路でスイッチング動作が起きるときに、行われるからである。

好ましくは、レジスタの出力部における読み出し回路は、前面電極ＥＬによって囲まれるが、この電極ＥＬは、それが置かれている基板と直接にオーム接触し、ゼロボルト電位（基板の裏面と同じ電位）で電気接地に接続されるように設計されている。たとえば、電極ＰＬは、前面接触スタッドＰＬに接続され、またこの接触スタッドは、集積回路チップの外部接地ピンに接続することができる。図２において、外部接続ワイヤＦＬは、このスタッドに半田付けされ、かつチップ外部の電気接地に接続された回路ピンへ延びるように、示されている。このピンまたはこのワイヤは、チップの外部で、チップの裏面と同じ接地に接続される。

したがって、この基板電位安定化電極によって囲まれた基板の部分は、基板の残りの部分ほど基板の影響を受けない。電極は、増幅器ＡＭＰか、または増幅器および読み出しダイオードのリセット回路の両方を囲む。電極は、ところどころで基板と点接触するか、または基板の長さ全体に渡って接触する。典型的には、基板がｐ型基板である場合（この場合、従来的には、電荷を搬送する必要があるところはどこでも、ｎ型表面層が設けられている）には、電極は、ｐ型基板に接するＰ^＋型拡散領域との連続的かまたはポイントツーポイントの接続を有する。

読み出し回路増幅器がいくつかの段を有する場合には、全ての段を囲むのが好ましい。

読み出し回路を分離し、かつ読み出し回路を、電極のスイッチング動作によって引き起こされる基板の電位変化と無関係にする別の方法は、読み出し回路を保持する基板部分を、マトリックスを保持する基板部分から物理的に分離することに存する。この分離は、比較的に絶縁性の基板に被着されたシリコンの薄層内に形成されたマトリックスの場合では、トレンチによって行うことができる。これらのトレンチは、読み出し回路を保持する基板の島を形成するために、シリコンの全厚さを通して作製される。このトレンチによって分離される基板部分は、（たとえば基板のこの部分の裏面を介して）固定大地電位に接続される。マトリックスの電極を保持する主基板から分離され、かつ基板の残りの部分から独立して大地電位で保持されるこの島は、マトリックスの電極における電位スイッチング動作の間に、主基板の電位変動に影響されない。

本発明は、マトリックスの様々な部分に関連したいくつかの読み出しレジスタ（２つまたは４つ）があるイメージセンサか、または単数または複数のレジスタがいくつかの出力部を有するイメージセンサに適用することができ、またいくつかのレジスタか、またはいくつかの出力部を備えたレジスタを使用することは、画像全体のより高速な送出に寄与する。

上記のように、従来のピクチャキャプチャマトリックス用の電荷転送タイミング図を示す。 本発明によるピクチャキャプチャマトリックスを示す。 マトリックスにおける行電極の断面の構造を示す。 図２におけるマトリックス用の電荷読み出しタイミング図を示す。

Claims (14)

1. 画像ドットのＮ行およびＫ列を有するピクチャキャプチャマトリックスと、前記Ｋ列の自由端における読み出しレジスタ（ＲＬ）と、ある行から別の行へ、および最終行から前記読み出しレジスタへ、前記画像ドットに対応する電荷を転送するための手段と、を含み、前記マトリックスの前記最終行と前記読み出しレジスタとの間に転送電極（ＴＲ）を備えた、また画像ドットの各行が、同期して作動される、ランク１〜ｐのいくつかの電極（Ｅ１、Ｅ２、Ｅ３、Ｅ４）を含むイメージセンサであって、全ての行の同じランクｊ（ｊ＝１〜ｐ）の電極が同じ周期的な制御信号（ｐｈｉ１、ｐｈｉ２、ｐｈｉ３、ｐｈｉ４）によって作動され、ランクｐの電極が、同じ行の電極の中で、前記読み出しレジスタに最も近い電極であり、前記読み出しレジスタを制御するための手段が、前記レジスタから読み出し回路（ＤＬ、ＡＭＰ）への電荷の転送を実行することと、前記転送電極（ＴＲ）の下の電位障壁が低下している間はこの転送を中断することと、その後この転送を回復することと、のために設けられるようにするイメージセンサであり、またこのイメージセンサが、一方で前記行電極がどんな電位レベルスイッチングも受けていない間に、他方で列電荷転送動作中に前記ランクｊ＝１〜ｊ＝ｐの少なくとも１つのランクの電極が電位レベルスイッチングを受けている間に、前記制御手段が電荷転送を実行するように構成されていることを特徴とするイメージセンサ。
2. 前記レジスタ制御手段が、前記転送電極の下の前記電位障壁が低下している時間を除いて、ランクｊ＝１〜ｐの前記様々な電極がスイッチング動作を受けている全時間中に、前記読み出しレジスタによる前記転送を継続するように設計されていることを特徴とする、請求項１に記載のイメージセンサ。
3. 前記レジスタ制御手段が、前記マトリックスのランク１の電極が高電位レベルにある時間の一部の間に、前記読み出しレジスタによる前記転送を継続するように構成されていることを特徴とする、請求項２に記載のイメージセンサ。
4. 前記転送電極が、ランク１の前記電極を制御する信号と同じではない制御信号（ｐｈｉＴＲ）によって制御されることを特徴とする、請求項１〜３のいずれか一項に記載のイメージセンサ。
5. 前記転送電極が、前記マトリックスの前記行電極の抵抗率より目立って低い抵抗率を有することを特徴とする、請求項４に記載のイメージセンサ。
6. 前記転送電極に隣接している電極である、前記マトリックスにおける前記最終行のランクｐの電極が、前記マトリックスのランクｐにおける他の電極よりも大きな表面積を有することを特徴とする、請求項１〜５のいずれか一項に記載のイメージセンサ。
7. 前記マトリックスの前記最終行におけるランクｐの前記電極が、同じランクｐの前記他の電極の信号から独立した信号によって制御されることを特徴とする、請求項１〜６のいずれか一項に記載のイメージセンサ。
8. 前記マトリックスの前記最終行におけるランクｐの前記電極が、前記マトリックスの前記他の行電極よりも低い抵抗率を有することを特徴とする、請求項７に記載のイメージセンサ。
9. 前記読み出しレジスタ（ＲＬ）の出力が、前記マトリックスと同じシリコン集積回路チップに製造された増幅器と、前記マトリックスの前記行電極の前記電位レベルスイッチング中に、前記増幅器に対する前記シリコンの電位変動の影響を無効化するための手段と、を含む読み出し回路に至ることを特徴とする、請求項１〜６のいずれか一項に記載のイメージセンサ。
10. 前記電位変動の影響を無効化するための前記手段が、前記マトリックスの前記電極と同じ基板面に形成された電極（ＥＬ）であって、前記増幅器を囲む電極と、この電極（ＥＬ）を固定大地電位へ接続するための手段（ＰＬ、ＰＦ）と、を含むことを特徴とする、請求項９に記載のイメージセンサ。
11. 前記電位変動の影響を無効化するための前記手段が、前記増幅器の回りの前記シリコンにおけるトレンチと、このトレンチに囲まれた基板部分を固定大地電位へ接続するための手段と、を含むことを特徴とする、請求項９に記載のイメージセンサ。
12. 前記マトリックスが、列に沿った１ステップの転送のために、連続した１０フェーズに従って作動される、行当たり４つの平行電極を含むＭＰＰタイプのマトリックスであることを特徴とする、請求項１〜１１のいずれか一項に記載のイメージセンサ。
13. ランク２の電極の高論理レベルへのスイッチングと同時かまたはその後、およびランク４の電極が高レベルにある間に、前記転送電極（ＴＲ）の下の電位障壁を低下させるための、ならびにランク３の電極が高論理レベルに上昇する前かまたはそれと同時に、およびランク４の電極が低レベルに戻ったときに、この電位障壁を再び上昇させるための手段を含むことを特徴とする、請求項１２に記載のイメージセンサ。
14. 前記最終行から前記読み出しレジスタへ電荷を転送することなしに、ある行から次の行へ２つの電荷転送を連続的に実施するための手段と、電荷の第２の転送の終了時にのみ転送電極の下の電位障壁を低下させるための手段と、を含むことを特徴とする、請求項１〜１３のいずれか一項に記載のイメージセンサ。

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