JPH0113676B2 - - Google Patents
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- JPH0113676B2 JPH0113676B2 JP56065657A JP6565781A JPH0113676B2 JP H0113676 B2 JPH0113676 B2 JP H0113676B2 JP 56065657 A JP56065657 A JP 56065657A JP 6565781 A JP6565781 A JP 6565781A JP H0113676 B2 JPH0113676 B2 JP H0113676B2
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- Japan
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- signal charges
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- signal
- Prior art date
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- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 238000003384 imaging method Methods 0.000 description 4
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- 230000010354 integration Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/713—Transfer or readout registers; Split readout registers or multiple readout registers
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は、CCD（電荷結合素子）を用いて成る
固体撮像素子に関する。
固体撮像素子に関する。
この種の固体撮像素子においては、小型且つ高
解像度のものが求められているが、チツプサイズ
を小さくした場合に水平方向の絵素の高集積化が
難かしい。例えばフレームトランスフア方式の
CCD撮像素子の場合、受光部で蓄積された情報
信号を読み出す水平出力レジスタの１ビツトの単
位長は水平方向の１絵素の横巾に対応する。この
ために水平方向の絵素数の限界はチツプサイズを
一定とした場合に水平出力レジスタの１ビツトの
単位長で決定され、製造技術的に水平方向の高密
度化に困難がある。この解決策として、例えば水
平出力レジスタの電極を垂直レジスタの電極と平
行に形成し水平出力レジスタの転送チヤンネルを
ジグザグ状に構成して水平方向の絵素数を増す方
法が考えられているが、これは構造上高い周波数
の動作に不安が残る。
解像度のものが求められているが、チツプサイズ
を小さくした場合に水平方向の絵素の高集積化が
難かしい。例えばフレームトランスフア方式の
CCD撮像素子の場合、受光部で蓄積された情報
信号を読み出す水平出力レジスタの１ビツトの単
位長は水平方向の１絵素の横巾に対応する。この
ために水平方向の絵素数の限界はチツプサイズを
一定とした場合に水平出力レジスタの１ビツトの
単位長で決定され、製造技術的に水平方向の高密
度化に困難がある。この解決策として、例えば水
平出力レジスタの電極を垂直レジスタの電極と平
行に形成し水平出力レジスタの転送チヤンネルを
ジグザグ状に構成して水平方向の絵素数を増す方
法が考えられているが、これは構造上高い周波数
の動作に不安が残る。
本発明は、上述の点に鑑み、絵素の情報信号を
読み出す出力レジスタを２つ並設し、実質的に水
平方向の絵素の集積度を上げ、高解像度化を図つ
た固体撮像素子を提供するものである。
読み出す出力レジスタを２つ並設し、実質的に水
平方向の絵素の集積度を上げ、高解像度化を図つ
た固体撮像素子を提供するものである。
本発明は、マトリクス状に配された受光部で発
生された信号電荷を垂直方向に転送するための互
いに並列に設けられた複数の転送チヤンネルと、
該転送チヤンネルからの１ライン毎の信号電荷を
読み出す出力部とを具備し、該出力部はコントロ
ールゲート部を挟んで夫々上記転送チヤンネル数
の１／ｎのビツト数を有して並設されたｎ個の出
力レジスタで構成され、上記転送チヤンネルの垂
直方向に延長した位置に設けられた上記ｎ個の出
力レジスタの電極には同一位相のクロツク信号が
供給されるようになし、上記複数の転送チヤンネ
ルからの１ラインの信号電荷を上記ｎ個の出力レ
ジスタのうち上記転送チヤンネルに最も近接して
配された出力レジスタに同時に転送し、しかる
後、この１ラインの信号電荷中、ｎ―１個おきの
転送チヤンネルからのｎ組の信号電荷群のうち１
組の信号電荷群を除くｎ―１組の信号電荷群を
夫々、上記ｎ個の出力レジスタのうち上記転送チ
ヤンネルに最も近接配置された出力レジスタを除
くｎ―１個の出力レジスタに転送し、かつ上記ｎ
個の出力レジスタ中のｎ組の信号電荷群の蓄積位
置が垂直方向に並ぶように制御した後、上記クロ
ツク信号を制御することによつて上記信号電荷が
ｎ個の出力レジスタを並列に転送されるようにな
し、これらｎ個の出力レジスタから得られた信号
をビツト単位で選択し出力するように成す。
生された信号電荷を垂直方向に転送するための互
いに並列に設けられた複数の転送チヤンネルと、
該転送チヤンネルからの１ライン毎の信号電荷を
読み出す出力部とを具備し、該出力部はコントロ
ールゲート部を挟んで夫々上記転送チヤンネル数
の１／ｎのビツト数を有して並設されたｎ個の出
力レジスタで構成され、上記転送チヤンネルの垂
直方向に延長した位置に設けられた上記ｎ個の出
力レジスタの電極には同一位相のクロツク信号が
供給されるようになし、上記複数の転送チヤンネ
ルからの１ラインの信号電荷を上記ｎ個の出力レ
ジスタのうち上記転送チヤンネルに最も近接して
配された出力レジスタに同時に転送し、しかる
後、この１ラインの信号電荷中、ｎ―１個おきの
転送チヤンネルからのｎ組の信号電荷群のうち１
組の信号電荷群を除くｎ―１組の信号電荷群を
夫々、上記ｎ個の出力レジスタのうち上記転送チ
ヤンネルに最も近接配置された出力レジスタを除
くｎ―１個の出力レジスタに転送し、かつ上記ｎ
個の出力レジスタ中のｎ組の信号電荷群の蓄積位
置が垂直方向に並ぶように制御した後、上記クロ
ツク信号を制御することによつて上記信号電荷が
ｎ個の出力レジスタを並列に転送されるようにな
し、これらｎ個の出力レジスタから得られた信号
をビツト単位で選択し出力するように成す。
以下、本発明の一実施例を図面に基づいて説明
する。
する。
第１図に本実施例の固体撮像素子の概略的構成
図を示す。同図はフレームトランスフア方式の撮
像素子の場合であり、撮像パターンに応じた即ち
受光量に応じた電荷パターンを得る受光部１と、
この受光部１よりの電荷パターンを一旦蓄積する
蓄積部２と、この蓄積部２よりの信号を順次出力
するCCD構成による出力部３とより成る。受光
部１は、ここにおいて受光をなすと共に、この受
光量に応じて生じた信号電荷（キヤリア）を垂直
方向にシフトし蓄積部２へと転送するCCD構成
を有する複数の垂直シフトレジスタ即ち、水平方
向の絵素に対応した転送チヤンネル４〔A1，B1，
A2，B2……Ao，Bo〕が配列されて成る。蓄積部
２は、夫々CCD構成を有し、受光部１の転送チ
ヤンネル４に対応して設けられた垂直シフトレジ
スタ即ち転送チヤンネル５〔A1，B1，A2，B2…
…Ao，Bo〕を有して成る。
図を示す。同図はフレームトランスフア方式の撮
像素子の場合であり、撮像パターンに応じた即ち
受光量に応じた電荷パターンを得る受光部１と、
この受光部１よりの電荷パターンを一旦蓄積する
蓄積部２と、この蓄積部２よりの信号を順次出力
するCCD構成による出力部３とより成る。受光
部１は、ここにおいて受光をなすと共に、この受
光量に応じて生じた信号電荷（キヤリア）を垂直
方向にシフトし蓄積部２へと転送するCCD構成
を有する複数の垂直シフトレジスタ即ち、水平方
向の絵素に対応した転送チヤンネル４〔A1，B1，
A2，B2……Ao，Bo〕が配列されて成る。蓄積部
２は、夫々CCD構成を有し、受光部１の転送チ
ヤンネル４に対応して設けられた垂直シフトレジ
スタ即ち転送チヤンネル５〔A1，B1，A2，B2…
…Ao，Bo〕を有して成る。
出力部３は、CCD構成を有して水平方向に信
号電荷を転送し得る第１の水平出力レジスタ６と
第２の水平出力レジスタ７から成り、これら両出
力レジスタ６及び７はコントロールゲート部８を
挾んで並列に配置されて成る。両出力レジスタ６
及び７は蓄積部２の転送チヤンネル数の1/2のビ
ツト数で構成され、出力レジスタ６及び７の各1/
２ビツト分が各１本の転送チヤンネルA1，B1，…
Ao及びBoに対応している。両出力レジスタ６及
び７は互に垂直方向に関して対応する転送領域
（1/2ビツト分）同志の転送電極が共通に形成さ
れ、これが水平方向に関して夫々１つ置きに共通
接続されて夫々に２相の駆動電圧φH1及びφH2が印
加される。
号電荷を転送し得る第１の水平出力レジスタ６と
第２の水平出力レジスタ７から成り、これら両出
力レジスタ６及び７はコントロールゲート部８を
挾んで並列に配置されて成る。両出力レジスタ６
及び７は蓄積部２の転送チヤンネル数の1/2のビ
ツト数で構成され、出力レジスタ６及び７の各1/
２ビツト分が各１本の転送チヤンネルA1，B1，…
Ao及びBoに対応している。両出力レジスタ６及
び７は互に垂直方向に関して対応する転送領域
（1/2ビツト分）同志の転送電極が共通に形成さ
れ、これが水平方向に関して夫々１つ置きに共通
接続されて夫々に２相の駆動電圧φH1及びφH2が印
加される。
一方、コントロールゲート部８においては、１
つ置きの転送チヤンネルＢ〔B1，B2，……Boに対
応する部分下にチヤンネルストツプ領域（斜線図
示）２２Ｂが設けられ、コントロールゲート電圧
φHPが印加されたとき、第１の出力レジスタ６に
転送された各転送チヤンネルA1，B1，……Ao及
びBoの信号電荷のうち、転送チヤンネルＡ〔A1，
A2……Ao〕に対応した信号電荷のみがコントロ
ールゲート部８を通じて第２の出力レジスタ７に
転送され、転送チヤンネルＢに対応した信号電荷
は第２の出力レジスタ７に転送されないように構
成される。９は蓄積部２と第１の出力レジスタ６
の間に配置したゲート領域で、ゲート電圧VOGが
印加されると蓄積部２の各転送チヤンネル５の信
号電荷が同時に第１の出力レジスタ６に転送され
る。１０はマルチプレクサを示し、第１及び第２
の出力レジスタ６及び７から同時に転送された信
号電荷B1′，B2′……Bo′とA1′，A2′……Ao′をマ
ルチプレツクスする。
つ置きの転送チヤンネルＢ〔B1，B2，……Boに対
応する部分下にチヤンネルストツプ領域（斜線図
示）２２Ｂが設けられ、コントロールゲート電圧
φHPが印加されたとき、第１の出力レジスタ６に
転送された各転送チヤンネルA1，B1，……Ao及
びBoの信号電荷のうち、転送チヤンネルＡ〔A1，
A2……Ao〕に対応した信号電荷のみがコントロ
ールゲート部８を通じて第２の出力レジスタ７に
転送され、転送チヤンネルＢに対応した信号電荷
は第２の出力レジスタ７に転送されないように構
成される。９は蓄積部２と第１の出力レジスタ６
の間に配置したゲート領域で、ゲート電圧VOGが
印加されると蓄積部２の各転送チヤンネル５の信
号電荷が同時に第１の出力レジスタ６に転送され
る。１０はマルチプレクサを示し、第１及び第２
の出力レジスタ６及び７から同時に転送された信
号電荷B1′，B2′……Bo′とA1′，A2′……Ao′をマ
ルチプレツクスする。
次に、かかる構成の動作を第２図（ポテンシヤ
ル図）及び第３図（駆動電圧波形のタイミング
図）を用いて説明する。
ル図）及び第３図（駆動電圧波形のタイミング
図）を用いて説明する。
先づ、第３図の水平ドライブパルスHDの立上
り時点taにおいてゲート領域９のゲート電圧VOG
を“１”（オン状態）にすると共に、出力レジス
タの電圧φH1及びφH2をともに“１”（オン状態）
にして、蓄積部２の転送チヤンネルA1，B1，…
…Ao及びBoの信号電荷A1′，B1′，……Ao′及び
Bo′を夫々同時に第１の出力レジスタ６に転送す
る。即ち、第２図Ａに示すように信号電荷A1′，
A2′，……Ao′は電圧φH2が与えられた各対応する
転送領域に、信号電荷B1′，B2′，……Bo′は電圧
φH1が与えられた各対応する転送領域に夫々転送
される。次に、時点tbでコントロールゲート部８
の電圧φHPを“１”（オン状態）にし（この時点tb
でゲート電圧VOGは“０”即ちオフ状態となる）、
第１の出力レジスタ６の１つ置きの信号電荷A1′，
A2′，……Ao′のみをコントロールゲート部８下
に転送し（第２図Ｂ）、続いて時点tcで電圧φHPを
“０”（オフ状態）にしてその信号電荷A1′，A2′，
……Ao′を第２の出力レジスタ７に転送する（第
２図Ｃ）。このとき、第１の出力レジスタ６の他
の１つ置きの信号電荷B1′，B2′，……Bo′は対応
するコントロールゲート部下がチヤンネルストツ
プ領域（第２図Ａのポテンシヤル・バリア１１）
となつているために転送が阻まれ、第１の出力レ
ジスタ６にとどまる。φHP＝“１”の電圧レベルは
上記動作を効率的に行うためにφH1及びφH2のオン
レベル（＝“１”）より充分高い電圧に設定され
る。次に、時点tdにおいて、電圧φH2を“１”に
保持すると共に電圧φH1を“０”（オフ状態）に
し、第１の出力レジスタ６の信号電荷B1′，B2′，
……Bo′を夫々半ビツト隣接の転送領域に転送す
る。即ちこの時点tdで第２図Ｄに示すように第１
の出力レジスタ６の信号電荷B1′〜Bo′と、第２
の出力レジスタ７の信号電荷A1′〜Ao′とは互に
対応した位置（転送領域）に存することになる。
しかる後、時点teより電圧φH1及びφH2を２相クロ
ツクとして、第１及び第２の出力レジスタ６及び
７にある信号電荷A1′〜Ao′及びB1′〜Bo′を同時
に高速転送する。この第１及び第２の出力レジス
タ６及び７より並列に出力された信号はマルチプ
レクサ１０に供給され、之より正しい配列A1，
B1，A2，B2，……Ao，Boで読み出される。
り時点taにおいてゲート領域９のゲート電圧VOG
を“１”（オン状態）にすると共に、出力レジス
タの電圧φH1及びφH2をともに“１”（オン状態）
にして、蓄積部２の転送チヤンネルA1，B1，…
…Ao及びBoの信号電荷A1′，B1′，……Ao′及び
Bo′を夫々同時に第１の出力レジスタ６に転送す
る。即ち、第２図Ａに示すように信号電荷A1′，
A2′，……Ao′は電圧φH2が与えられた各対応する
転送領域に、信号電荷B1′，B2′，……Bo′は電圧
φH1が与えられた各対応する転送領域に夫々転送
される。次に、時点tbでコントロールゲート部８
の電圧φHPを“１”（オン状態）にし（この時点tb
でゲート電圧VOGは“０”即ちオフ状態となる）、
第１の出力レジスタ６の１つ置きの信号電荷A1′，
A2′，……Ao′のみをコントロールゲート部８下
に転送し（第２図Ｂ）、続いて時点tcで電圧φHPを
“０”（オフ状態）にしてその信号電荷A1′，A2′，
……Ao′を第２の出力レジスタ７に転送する（第
２図Ｃ）。このとき、第１の出力レジスタ６の他
の１つ置きの信号電荷B1′，B2′，……Bo′は対応
するコントロールゲート部下がチヤンネルストツ
プ領域（第２図Ａのポテンシヤル・バリア１１）
となつているために転送が阻まれ、第１の出力レ
ジスタ６にとどまる。φHP＝“１”の電圧レベルは
上記動作を効率的に行うためにφH1及びφH2のオン
レベル（＝“１”）より充分高い電圧に設定され
る。次に、時点tdにおいて、電圧φH2を“１”に
保持すると共に電圧φH1を“０”（オフ状態）に
し、第１の出力レジスタ６の信号電荷B1′，B2′，
……Bo′を夫々半ビツト隣接の転送領域に転送す
る。即ちこの時点tdで第２図Ｄに示すように第１
の出力レジスタ６の信号電荷B1′〜Bo′と、第２
の出力レジスタ７の信号電荷A1′〜Ao′とは互に
対応した位置（転送領域）に存することになる。
しかる後、時点teより電圧φH1及びφH2を２相クロ
ツクとして、第１及び第２の出力レジスタ６及び
７にある信号電荷A1′〜Ao′及びB1′〜Bo′を同時
に高速転送する。この第１及び第２の出力レジス
タ６及び７より並列に出力された信号はマルチプ
レクサ１０に供給され、之より正しい配列A1，
B1，A2，B2，……Ao，Boで読み出される。
尚、第１及び第２の出力レジスタ６及び７の各
半ビツトの転送領域と、コントロールゲート部８
は電荷の流れに方向性を与えるために非対称ポテ
ンシヤルが形成されるような構成が採られる。ま
た出力レジスタ６及び７で並列に読み出された情
報信号は同一チツプ上又は別のチツプによるマル
チプレクサ１０で同時化される。このマルチプレ
クサ１０は通常サンプル・ホールド型でもよいが
電荷の型でマルチプレツクスされることが望まし
い。
半ビツトの転送領域と、コントロールゲート部８
は電荷の流れに方向性を与えるために非対称ポテ
ンシヤルが形成されるような構成が採られる。ま
た出力レジスタ６及び７で並列に読み出された情
報信号は同一チツプ上又は別のチツプによるマル
チプレクサ１０で同時化される。このマルチプレ
クサ１０は通常サンプル・ホールド型でもよいが
電荷の型でマルチプレツクスされることが望まし
い。
第４図乃至第６図は出力部３の具体的構成を示
す平面図、そのＡ―Ａ線上の断面図及びそのＢ―
Ｂ線上の断面図である。同図において、２１は第
１導電形の半導体基体、２２〔２２Ａ，２２Ｂ，
２２Ｃ〕（第４図の斜線図示部分）は高不純物濃
度のチヤンネルストツプ領域、特にチヤンネルス
トツプ領域２２Ａは蓄積部２の各転送チヤンネル
５を水平方向に分離するチヤンネルストツプ領域
の延長部である。コントロールゲート部８は基体
２１の主面上に所定の厚さのゲート絶縁膜（例え
ばSiO2膜）２３を介して水平方向に延びる例え
ば第１層目の多結晶シリコンからなるコントロー
ルゲート電極２４を形成して構成される。この場
合、電極２４は蓄積部２の転送チヤンネル５の１
つ置きの転送チヤンネルA1，A2，……Aoに対応
する位置に夫々蓄積部２側に突出する如く巾狭電
極部２４Ａが形成され、この巾狭電極部２４Ａを
挾む領域部分に対応する基体２１の表面にチヤン
ネルストツプ領域２２Ｂが形成される。これによ
つて、巾狭電極部２４Ａの直下のポテンシヤルは
両側のチヤンネルストツプ領域２２Ｂの電位の影
響を受けて巾広電極部２４Ｂ直下のポテンシヤル
よりも浅くなり、同一電極２４下に矢印方向ｅに
電荷が流れるような非対称ポテンシヤルが形成さ
れる。一方、コントロールゲート部８を横切るよ
うに、基板２１上に上記と同様のゲート絶縁膜２
３を介して例えば第２層目の多結晶シリコンから
なる複数のストレージゲート電極２５〔２５Ａ，
２５Ｂ〕と、各ストレージゲート電極２５間に例
えば第３層目からなるトランスフアゲート電極２
６〔２６Ａ，２６Ｂ〕が形成され、コントロール
ゲート部８を挾む上下両側に夫々第１の水平出力
レジスタ６及び第２の水平出力レジスタ７が構成
される。この場合、各ストレージゲート電極２５
は蓄積部２の各転送チヤンネル５に対応してチヤ
ンネルストツプ領域２２Ａからチヤンネルストツ
プ領域２２Ｃに渡つて形成される。又トランスフ
アゲート電極２６下の基体表面には不純物注入領
域２７が形成され同一の印加電圧においてトラン
スフアゲート電極２６下のポテンシヤルがストレ
ージゲート電極２５下のポテンシヤルよりも浅く
なるようになされる。そして、夫々隣り合うスト
レージゲート電極及びトランスフアゲート電極２
５Ａ及び２６Ａ，２５Ｂ及び２６Ｂが接続されて
転送電極２８が形成されると共に、この転送電極
２８が夫々１つ置きに共通接続されて、夫々に電
圧φH1及びφH2が印加される。さらに第１の出力レ
ジスタ６と蓄積部２間には各転送チヤンネル５に
共通するようにゲート絶縁膜２３を介して共通の
例えば第３層目の多結晶シリコン或はAl蒸着等
からなるゲート電極２９が形成され、ゲート領域
９が構成される。尚、この例では表面チヤンネル
型に構成されているが、埋込みチヤンネル型にも
適用できることは勿論である。
す平面図、そのＡ―Ａ線上の断面図及びそのＢ―
Ｂ線上の断面図である。同図において、２１は第
１導電形の半導体基体、２２〔２２Ａ，２２Ｂ，
２２Ｃ〕（第４図の斜線図示部分）は高不純物濃
度のチヤンネルストツプ領域、特にチヤンネルス
トツプ領域２２Ａは蓄積部２の各転送チヤンネル
５を水平方向に分離するチヤンネルストツプ領域
の延長部である。コントロールゲート部８は基体
２１の主面上に所定の厚さのゲート絶縁膜（例え
ばSiO2膜）２３を介して水平方向に延びる例え
ば第１層目の多結晶シリコンからなるコントロー
ルゲート電極２４を形成して構成される。この場
合、電極２４は蓄積部２の転送チヤンネル５の１
つ置きの転送チヤンネルA1，A2，……Aoに対応
する位置に夫々蓄積部２側に突出する如く巾狭電
極部２４Ａが形成され、この巾狭電極部２４Ａを
挾む領域部分に対応する基体２１の表面にチヤン
ネルストツプ領域２２Ｂが形成される。これによ
つて、巾狭電極部２４Ａの直下のポテンシヤルは
両側のチヤンネルストツプ領域２２Ｂの電位の影
響を受けて巾広電極部２４Ｂ直下のポテンシヤル
よりも浅くなり、同一電極２４下に矢印方向ｅに
電荷が流れるような非対称ポテンシヤルが形成さ
れる。一方、コントロールゲート部８を横切るよ
うに、基板２１上に上記と同様のゲート絶縁膜２
３を介して例えば第２層目の多結晶シリコンから
なる複数のストレージゲート電極２５〔２５Ａ，
２５Ｂ〕と、各ストレージゲート電極２５間に例
えば第３層目からなるトランスフアゲート電極２
６〔２６Ａ，２６Ｂ〕が形成され、コントロール
ゲート部８を挾む上下両側に夫々第１の水平出力
レジスタ６及び第２の水平出力レジスタ７が構成
される。この場合、各ストレージゲート電極２５
は蓄積部２の各転送チヤンネル５に対応してチヤ
ンネルストツプ領域２２Ａからチヤンネルストツ
プ領域２２Ｃに渡つて形成される。又トランスフ
アゲート電極２６下の基体表面には不純物注入領
域２７が形成され同一の印加電圧においてトラン
スフアゲート電極２６下のポテンシヤルがストレ
ージゲート電極２５下のポテンシヤルよりも浅く
なるようになされる。そして、夫々隣り合うスト
レージゲート電極及びトランスフアゲート電極２
５Ａ及び２６Ａ，２５Ｂ及び２６Ｂが接続されて
転送電極２８が形成されると共に、この転送電極
２８が夫々１つ置きに共通接続されて、夫々に電
圧φH1及びφH2が印加される。さらに第１の出力レ
ジスタ６と蓄積部２間には各転送チヤンネル５に
共通するようにゲート絶縁膜２３を介して共通の
例えば第３層目の多結晶シリコン或はAl蒸着等
からなるゲート電極２９が形成され、ゲート領域
９が構成される。尚、この例では表面チヤンネル
型に構成されているが、埋込みチヤンネル型にも
適用できることは勿論である。
第７図はマルチプレクサ１０の一具体例、即ち
電荷の型でマルチプレツクスする場合の概略図を
示す。本例では、水平出力部３の第１の出力レジ
スタ６側の転送領域６H1，６H2を第２の出力レ
ジスタ７側の転送領域７H1，７H2に対して１つ
余分に設け、之に対して第２の出力レジスタ７側
ではその最終段の転送領域７H2に隣接して、
CCD構成によるマルチプレクサ１０の転送領域
１０H1，１０H2の初段１０H2を配し、以後マル
チプレクサ１０の複数の転送領域１０H1，１０
H2を第１及び第２の出力レジスタ６及び７に共
通して対応するように設けて構成される。マルチ
プレクサ１０の各転送領域１０H1，１０H2は１
つ置きに共通接続され、夫々に例えば２相の駆動
電圧φH1′及びφH2′が印加される。このような構成
において、出力レジスタ６，７及びマルチプレク
サ１０に夫々例えば第８図（駆動電圧波形のタイ
ミング図）で示す如き駆動電圧φH1，φH2及び
φH1′，φH2′を夫々印加すれば、第１及び第２の出
力レジスタ６及び７より同時に転送された信号電
荷A1′〜Ao′及びB1′〜Bo′は、マルチプレクサ１
０を通じてA1，B1，A2，B2，……Ao，Boの順
に整列されて読み出される。
電荷の型でマルチプレツクスする場合の概略図を
示す。本例では、水平出力部３の第１の出力レジ
スタ６側の転送領域６H1，６H2を第２の出力レ
ジスタ７側の転送領域７H1，７H2に対して１つ
余分に設け、之に対して第２の出力レジスタ７側
ではその最終段の転送領域７H2に隣接して、
CCD構成によるマルチプレクサ１０の転送領域
１０H1，１０H2の初段１０H2を配し、以後マル
チプレクサ１０の複数の転送領域１０H1，１０
H2を第１及び第２の出力レジスタ６及び７に共
通して対応するように設けて構成される。マルチ
プレクサ１０の各転送領域１０H1，１０H2は１
つ置きに共通接続され、夫々に例えば２相の駆動
電圧φH1′及びφH2′が印加される。このような構成
において、出力レジスタ６，７及びマルチプレク
サ１０に夫々例えば第８図（駆動電圧波形のタイ
ミング図）で示す如き駆動電圧φH1，φH2及び
φH1′，φH2′を夫々印加すれば、第１及び第２の出
力レジスタ６及び７より同時に転送された信号電
荷A1′〜Ao′及びB1′〜Bo′は、マルチプレクサ１
０を通じてA1，B1，A2，B2，……Ao，Boの順
に整列されて読み出される。
上述せる本実施例によれば、２本の水平出力レ
ジスタ６及び７を設け、各出力レジスタ６及び７
は受光、蓄積領域側の転送チヤンネル数の1/2の
ビツト数で構成し、転送チヤンネルからの１ライ
ンの情報信号を１つ置きに第１及び第２の出力レ
ジスタ６及び７に分離して転送し、両出力レジス
タ６及び７からの情報信号をマルチプレツクスし
て読み出す構成としたことにより、出力レジスタ
６及び７の全長が従来の1/2となり水平方向の絵
素の集積度が従来の２倍に向上する。従つて、解
像度もそれに応じて向上する。
ジスタ６及び７を設け、各出力レジスタ６及び７
は受光、蓄積領域側の転送チヤンネル数の1/2の
ビツト数で構成し、転送チヤンネルからの１ライ
ンの情報信号を１つ置きに第１及び第２の出力レ
ジスタ６及び７に分離して転送し、両出力レジス
タ６及び７からの情報信号をマルチプレツクスし
て読み出す構成としたことにより、出力レジスタ
６及び７の全長が従来の1/2となり水平方向の絵
素の集積度が従来の２倍に向上する。従つて、解
像度もそれに応じて向上する。
以上のように、本発明によれば、小チツプサイ
ズで高解像度の固体撮像素子が容易に実現可能に
なる。また、各水平出力レジスタの垂直方向に並
ぶ電極に与えるクロツク信号の位相を等しくする
ように構成したので、各水平出力レジスタの電極
は垂直方向に延びた極めて簡単な構成で実現する
ことができ、そのため、歩留りの低下、転送効率
の劣化をもたらすことがなく、出力のＳ／Ｎの低
下という特性的な問題も生じない。また、信号電
荷の転送についても本発明では各垂直レジスタの
最終段からの１ライン分の信号電荷を同時に最上
段の水平出力レジスタに転送したのち、各水平出
力レジスタに対応する信号電荷を転送し、次いで
信号電荷の蓄積位置を垂直方向に揃えるように制
御し、その後、クロツクを制御して各水平出力レ
ジスタ内で信号電荷を水平方向に転送するように
したので、信号電荷を水平出力レジスタ内に転送
するのに余分な時間がかからず、正規の転送にと
れる時間が充分にとれ、その結果正規の転送クロ
ツクの周波数を高く選定する必要がなく、結果的
に転送効率の低下を抑えることが可能である。
ズで高解像度の固体撮像素子が容易に実現可能に
なる。また、各水平出力レジスタの垂直方向に並
ぶ電極に与えるクロツク信号の位相を等しくする
ように構成したので、各水平出力レジスタの電極
は垂直方向に延びた極めて簡単な構成で実現する
ことができ、そのため、歩留りの低下、転送効率
の劣化をもたらすことがなく、出力のＳ／Ｎの低
下という特性的な問題も生じない。また、信号電
荷の転送についても本発明では各垂直レジスタの
最終段からの１ライン分の信号電荷を同時に最上
段の水平出力レジスタに転送したのち、各水平出
力レジスタに対応する信号電荷を転送し、次いで
信号電荷の蓄積位置を垂直方向に揃えるように制
御し、その後、クロツクを制御して各水平出力レ
ジスタ内で信号電荷を水平方向に転送するように
したので、信号電荷を水平出力レジスタ内に転送
するのに余分な時間がかからず、正規の転送にと
れる時間が充分にとれ、その結果正規の転送クロ
ツクの周波数を高く選定する必要がなく、結果的
に転送効率の低下を抑えることが可能である。
第１図は本発明の概略構成を示す配置図、第２
図はその動作説明に供するポテンシヤル図、第３
図は同じく動作説明に供する駆動電圧波形のタイ
ミング図、第４図乃至第６図は本発明の出力部の
具体的構成の一例を示す平面図、そのＡ―Ａ線上
の断面図及びそのＢ―Ｂ線上の断面図、第７図は
本発明に適用されるマルチプレクサの一例を示す
概略図、第８図はその駆動電圧波形のタイミング
図である。 １は受光部、２は蓄積部、３は出力部、６，７
は出力レジスタ、８はコントロールゲート部、９
はゲート領域、１０はマルチプレクサである。
図はその動作説明に供するポテンシヤル図、第３
図は同じく動作説明に供する駆動電圧波形のタイ
ミング図、第４図乃至第６図は本発明の出力部の
具体的構成の一例を示す平面図、そのＡ―Ａ線上
の断面図及びそのＢ―Ｂ線上の断面図、第７図は
本発明に適用されるマルチプレクサの一例を示す
概略図、第８図はその駆動電圧波形のタイミング
図である。 １は受光部、２は蓄積部、３は出力部、６，７
は出力レジスタ、８はコントロールゲート部、９
はゲート領域、１０はマルチプレクサである。
Claims (1)
- １ マトリクス状に配された受光部で発生された
信号電荷を垂直方向に転送するための互いに並列
に設けられた複数の転送チヤンネルと、該転送チ
ヤンネルからの１ライン毎の信号電荷を読み出す
出力部とを具備し、該出力部はコントロールゲー
ト部を挟んで夫々上記転送チヤンネル数の１／ｎ
のビツト数を有して並設されたｎ個の出力レジス
タで構成され、上記転送チヤンネルの垂直方向に
延長した位置に設けられた上記ｎ個の出力レジス
タの電極には同一位相のクロツク信号が供給され
るようになし、上記複数の転送チヤンネルからの
１ラインの信号電荷を上記ｎ個の出力レジスタの
うち上記転送チヤンネルに最も近接して配された
出力レジスタに同時に転送し、しかる後、この１
ラインの信号電荷中、ｎ―１個おきの転送チヤン
ネルからのｎ組の信号電荷群のうち１組の信号電
荷群を除くｎ―１組の信号電荷群を夫々、上記ｎ
個の出力レジスタのうち上記転送チヤンネルに最
も近接配置された出力レジスタを除くｎ―１個の
出力レジスタに転送し、かつ上記ｎ個の出力レジ
スタ中のｎ組の信号電荷群の蓄積位置が垂直方向
に並ぶように制御した後、上記クロツク信号を制
御することによつて上記信号電荷がｎ個の出力レ
ジスタを並列に転送されるようになし、これらｎ
個の出力レジスタから得られた信号をビツト単位
で選択し出力するようにしたことを特徴とする固
体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065657A JPS57181274A (en) | 1981-04-30 | 1981-04-30 | Solid-state image pickup element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065657A JPS57181274A (en) | 1981-04-30 | 1981-04-30 | Solid-state image pickup element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57181274A JPS57181274A (en) | 1982-11-08 |
| JPH0113676B2 true JPH0113676B2 (ja) | 1989-03-07 |
Family
ID=13293287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56065657A Granted JPS57181274A (en) | 1981-04-30 | 1981-04-30 | Solid-state image pickup element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57181274A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985758A (en) * | 1982-12-07 | 1991-01-15 | Canon Kabushiki Kaisha | Signal processing system having selected output from plural readout devices |
| JPS59104879A (ja) * | 1982-12-07 | 1984-06-16 | Canon Inc | 固体撮像素子及びカメラ |
| JPS59122180A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | 固体撮像装置 |
| JPS6098673A (ja) * | 1983-11-02 | 1985-06-01 | Nec Corp | 電荷結合素子 |
| US4814861A (en) * | 1985-07-10 | 1989-03-21 | Canon Kabushiki Kaisha | Signal processing apparatus with independent gain control for chrominance and color signals |
| JPH07120772B2 (ja) * | 1986-01-10 | 1995-12-20 | 富士写真フイルム株式会社 | 固体撮像素子 |
| US4972254A (en) * | 1987-02-24 | 1990-11-20 | Kabushiki Kaisha Toshiba | Solid state image sensors for reproducing high definition images |
| US4878121A (en) * | 1987-07-09 | 1989-10-31 | Texas Instruments Incorporated | Image sensor array for still camera imaging with multiplexer for separating interlaced fields |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173840A (ja) * | 1974-11-18 | 1976-06-26 | Rca Corp | |
| JPS5636272A (en) * | 1979-08-31 | 1981-04-09 | Fujitsu Ltd | Signal charge detecting circuit of line sensor |
-
1981
- 1981-04-30 JP JP56065657A patent/JPS57181274A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173840A (ja) * | 1974-11-18 | 1976-06-26 | Rca Corp | |
| JPS5636272A (en) * | 1979-08-31 | 1981-04-09 | Fujitsu Ltd | Signal charge detecting circuit of line sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57181274A (en) | 1982-11-08 |
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