JPH05176235A

JPH05176235A - 固体撮像装置

Info

Publication number: JPH05176235A
Application number: JP3338721A
Authority: JP
Inventors: Hiroshi Tanigawa; 浩谷川; Akio Sakota; 亜紀夫迫田
Original assignee: Fujifilm Microdevices Co Ltd; Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp; Fujifilm Microdevices Co Ltd
Priority date: 1991-12-20
Filing date: 1991-12-20
Publication date: 1993-07-13
Anticipated expiration: 2014-04-05
Also published as: JP2880011B2

Abstract

(57)【要約】【目的】電子シャッタ機能を有する電荷結合型固体撮
像装置に関し、制御回路の動作が安定であり、電子シャ
ッタ動作の可能な固体撮像装置を提供することを目的と
する。【構成】第１の導電型の半導体基板と、前記半導体基
板の表面部分に形成され、第１の導電型の逆の第２の導
電型の第１の不純物濃度を有する第１のウェルと、前記
半導体基板の表面部分に形成され、第２の導電型で第１
の不純物濃度より高い第２の不純物濃度を有する第２の
ウェルと、前記第１のウェル内に形成された複数個の第
１導電型領域を含む光電変換素子と、前記半導体基板に
接続されたバイアス電圧印加端子と、第２のウェル内に
形成された複数個の第１導電型領域を含む制御回路とを
含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電荷結合型固体撮像装
置（ＣＣＤ）に関し、特に、電子シャッタ機能を有する
電荷結合型固体撮像装置に関する。

【０００２】

【従来の技術】近年、高分解能を有し、かつ全画素同時
に撮像できる固体撮像装置が要望されている。高分解能
を実現するには画素数を多くすることが必要であるが、
画素数を多くすると電荷転送用の電極数も多くする必要
が生じる。たとえば、３相駆動を行なおうとすると、画
素数の３倍の転送電極が必要になる。

【０００３】従来、電荷結合型固体撮像装置として、ア
コーディオン転送方式による走査読み出しを適用したフ
レーム転送型の固体撮像装置（ＦＴ−ＣＣＤ）が知られ
ている（ PHILIPS TECHNICAL REVIEW VOL.43, No.1/2,
1986, The accordion imager, a new solid-state ima
ge sensor, A.J.P.Theuwissen and C.H.L.Weijtens）。

【０００４】この固体撮像装置の概略を図１４〜図１９
を参照して説明する。まず、全体構造は、図１４に示す
ように、光電変換機能と電荷転送機能とを有するｍ本の
垂直転送路Ｌ₁〜Ｌ_mからなる受光部Ａと、これらの垂
直転送路Ｌ₁〜Ｌ_mに連設され且つ表面に遮光膜が積層
された電荷転送路からなる蓄積部Ｂと、蓄積部Ｂの各電
荷転送路の終端に接続すると共に表面が遮光膜で覆われ
た水平電荷転送路Ｃを具備している。

【０００５】垂直電荷転送路Ｌ₁〜Ｌ_mの上面には、各
画素毎に１本ずつの転送ゲート電極が対応するようにし
て、電荷転送方向Ｙに沿って復数本の転送ゲート電極が
並設され、これらのゲート電極にアコーディオン転送方
式に準じた所定タイミングのゲート信号を印加すること
によって露光時には画素に相当するポテンシャル井戸と
ポテンシャル障壁を垂直転送路Ｌ₁〜Ｌ_mに発生させ、
転送時にはポテンシャル井戸とポテンシャル障壁を所定
タイミングで変化させることにより、Ｙ方向に電荷転送
する。

【０００６】図中の符号Ｄで示すシフトレジスタが、ス
タートパルスＩＭを２相のクロック信号φ₁、φ₂に同
期して転送動作することにより、上記のゲート信号を発
生させる。

【０００７】また、蓄積部Ｂの電荷転送路も同様のゲー
ト電極が設けられ、シフトレジスタＥが２相のクロック
信号φ₁、φ₂に同期してスタートパルスＳＴを転送動
作することにより形成したゲート信号により、Ｙ方向に
電荷転送する。

【０００８】そして、受光部Ａで発生した画素信号を、
垂直電荷転送路Ｌ₁〜Ｌ_m及び蓄積部Ｂの電荷転送路が
同期をとりながら蓄積部Ｂまで転送して一旦保持した
後、蓄積部Ｂの画素信号を一行ずつ水平電荷転送路Ｃへ
転送し、転送される毎に水平電荷転送路Ｃがシフトレジ
スタＦからのゲート信号に同期して水平電荷転送するこ
とにより、全画素信号を読み出す。

【０００９】さらに、この走査読出しのための各信号の
タイミングを図１５に示す。同図（ａ）に図示するよう
に、各スタートパルスＩＭとＳＴを所定のタイミングで
シフトレジスタＤとＥに供給し、２相のクロック信号φ
₁、φ₂に同期してこれらを転送する。

【００１０】同図（ｂ）に示すように、受光領域Ａの垂
直電荷転送路Ｌ₁〜Ｌ_mの各ゲート電極にシフトレジス
タＤの各ビット出力接点からのゲート信号Ａ_I、Ｂ_I、
Ｃ_I、Ｄ_I……が順番に供給される。

【００１１】同様に同図（ｃ）に示すように、蓄積部Ｂ
の電荷転送路のゲート電極にシフトレジスタＥの各ビッ
ト出力接点からのゲート信号Ａ_S、Ｂ_S、Ｃ_S、Ｄ_S…
…が順番に供給される。なお、説明の都合上、それぞれ
８本のゲート電極に対応するゲート信号だけを示す。

【００１２】これらのゲート信号Ａ_I、Ｂ_I、Ｃ_I、Ｄ
_I……、Ａ_S、Ｂ_S、Ｃ_S、Ｄ_S……の電圧変化による
と、図１６に示すように、受光部Ａと蓄積部Ｂの各ゲー
ト電極（偶数番目のゲート電極をＥｖ、奇数番目のゲー
ト電極をＯｄで示す）下の転送路に、水平電荷転送路Ｃ
側の画素信号ｑ_aから順番に転送するようにポテンシャ
ル井戸及びポテンシャル障壁が変化する。

【００１３】したがって、ある垂直電荷転送路及びそれ
に接続する蓄積部Ｂの電荷転送路の電荷転送を代表して
示せば、図１７のようになる。すなわち、ある時点ｔ₀
で露光を行なうものとすると、受光領域Ａの垂直電荷転
送路にはゲート電極の配列にしたがってポテンシャル井
戸（図中のハッチの部分）とポテンシャル障壁（図中の
白抜の部分）が交互に発生し、ポテンシャル井戸を各画
素として画素信号ｑ_a、ｑ_b、ｑ_c、ｑ_d……が発生す
る。

【００１４】そしてこれらの画素信号は、最も蓄積部Ｂ
に近い側の画素信号ｑ_aから順番に蓄積部Ｂへ転送され
ていく。この転送時のポテンシャル井戸とポテンシャル
障壁の発生の様子が、楽器のアコーディオンの蛇腹部を
次第に広げてから再び閉じていくときの様子に類似して
いることからアコーディオン転送方式と呼ばれている。

【００１５】そして、蓄積部Ｂに全画素信号を一旦保持
してから、同様にアコーディオン転送を行ないつつ水平
電荷転送路Ｃを介して画素信号を時系列的に読みだすこ
とができる。

【００１６】この走査読み出し方式の電荷結合型固体撮
像装置は、転送ゲート電極数が少なくて済むという効果
があり、高密度化に優れている。なお、この電荷結合型
固体撮像装置は、シフトレジスタ等の回路をＣＭＯＳ構
造のトランジスタで形成し、これらの回路と受光部Ａと
蓄積部Ｂ及び水平電荷転送路Ｃが半導体基板中に一体形
成されている。

【００１７】すなわち、シフトレジスタは図１８に示す
回路からなり、半導体基板中の縦断面構造は図１９に示
すようになっている。まず、図１８において、シフトレ
ジスタは電源電圧Ｖ_CCとＶ_DD（Ｖ_CC＞Ｖ_DDの関係にあ
る）の間に回路構成され、各ビットは、電圧Ｖ_CC側に接
続するｐチャネルＭＯＳトランジスタと、電圧Ｖ_DD側に
接続するｎチャネルＭＯＳトランジスタが相補（コンプ
リメンタリ）の関係で接続する反転回路からなる。

【００１８】これらの入出力接点間にクロック信号
φ₁、φ₂によって導通・非導通に切り換わるＭＯＳト
ランジスタが接続している。なお、図中の容量素子ε
は、線間容量等を適用して形成している。そして、スタ
ートパルス信号ＩＭ（またはＳＴ）を初段ビットに入力
すると、クロック信号φ₁、φ₂に同期して転送動作を
行ない、クロック信号φ₁とφ₂に同期したゲート信号
がそれぞれのビット出力接点に発生する。

【００１９】また、シフトレジスタと電荷転送路を同一
半導体チップに一体形成した構造は図１９のようにな
る。すなわち、図１９において、ｐ型の半導体基板の受
光部となる領域にｎ型不純物層を複数個形成して垂直電
荷転送Ｌ₁〜Ｌ_mとし、さらに垂直電荷転送Ｌ₁〜Ｌ_m
の上面にゲート酸化膜（図示せず）を介してゲート電極
が積層される。

【００２０】一方、シフトレジスタ等の回路が形成され
る駆動領域には、ｎウェル層が埋設され、このｎウェル
層内に一対のｐ⁺型不純物層を形成すると共に、ゲート
酸化膜層（図示せず）を介してゲート電極η_pを積層す
ることによりｐチャネルＭＯＳトランジスタが形成され
る。

【００２１】また、半導体基板（ｐ−Ｓｕｂ）内にｎ⁺
型不純物層を埋設すると共に、表面部にゲート電極η_n
を形成することでｎチャネルＭＯＳトランジスタを構成
し、これらのゲート電極η_pとη_n、所定のノード間を
接続することによってＣＭＯＳの反転回路（図１８参
照）を形成している。

【００２２】そして、このような電荷結合型固体撮像装
置では、電源電圧Ｖ_CCを約１０ボルト、電源電圧Ｖ_DDを
０ボルトに設定して、ゲート電極のゲート信号電圧も０
〜１０ボルトの範囲で変化する。

【００２３】

【発明が解決しようとする課題】しかしながら、この電
荷結合型固体撮像装置は、上述したように、電荷転送を
制御するためのシフトレジスタ等の周辺回路をＣＭＯＳ
構造のトランジスタ等の素子で構成しているので、より
優れた機能例えば、不要電荷を半導体基板側へ廃棄する
ための所謂縦型オーバーフロードレインやこの電荷結合
型固体撮像装置自身に電子的なシャッター機能を持たせ
ることは、構造上及び耐圧の点で実現できなかった。

【００２４】まず、構造上の点では、上記従来例は垂直
電荷転送路に画素としての機能を持たせたフレーム転送
方式の撮像装置であるので、電子シャッター機能を持た
せようとすると、スメア成分の増加を招来することから
実現性がない。

【００２５】一方、耐圧の点では、縦型オーバーフロー
ドレインの機能を備えようとすると、半導体基板に例え
ば１５〜２５ボルトの高電圧を印加することとなり、Ｃ
ＭＯＳトランジスタのノードに対応する不純物領域が破
壊したり、ゲート酸化膜層が絶縁破壊に到ったりする。

【００２６】また、電子シャッターの機能を実現しよう
とすれば、縦型オーバーフロードレインの場合よりさら
に高電圧を半導体基板に印加する必要があるので、耐圧
の点で当然に実現不能である。

【００２７】さらに、これらの問題を、図２０に示す実
際の構造と対比して説明する。まず、電子シャッター機
能を持たせるためにフォトダイオードとＣＣＤ転送路と
を備えたインターライン転送方式の構成にする必要があ
る。

【００２８】すなわち、受光部は、画素に相当する複数
のフォトダイオードをマトリクス状に配列形成し、これ
らのフォトダイオードに隣接して垂直電荷転送路を形成
し、これらのフォトダイオードに発生した画素信号をト
ランスファゲートを介して垂直電荷転送路へ移した後に
垂直電荷転送路による電荷伝送により、画素信号を読み
出す構成となる。

【００２９】したがって、受光領域及び垂直電荷転送路
のゲート電極を駆動するためのシフトレジスタの縦断面
構造は図２０に示すようになる。まず、受光領域には、
ｎ型半導体基板（ｎ−Ｓｕｂ）内に埋設したｐウェル層
中に、複数のｎ⁺型不純物層をマトリクス状に配列形成
することでフォトダイオードを形成する。

【００３０】それらのｎ⁺型不純物層に隣接して垂直電
荷転送路Ｌ₁〜Ｌ_mとなるｎ型不純物層を形成し、さら
に、これらの周囲に高濃度のｐ型不純物を埋設してチャ
ネルストッパとする。さらに、ゲート電極を積層する。

【００３１】一方、駆動領域には、ｐウェル層を埋設
し、このｐウェル層内に一対のｎ⁺型不純物層を形成す
ると共に、ゲート酸化膜（図示せず）を介してゲート電
極η_nを積層することによりｎチャネルＭＯＳトランジ
スタを形成する。

【００３２】また、半導体基板（ｎ−Ｓｕｂ）内にｐ⁺
型不純物層を埋設すると共に、表面部にゲート電極η_p
を形成してｐチャネルＭＯＳトランジスタを構成する。
これらのゲート電極η_pとη_n、所定のノード間を接続
することによって図１８に示すようなシフトレジスタの
ためのＣＭＯＳ反転回路を形成する。

【００３３】そして、所謂縦型オーバーフロードレイン
の構造にするには、半導体基板に１５〜２５ボルトの電
圧を印加してｐウェルの形成する電位障壁の高さを所定
レベルまで下げ電荷引抜機能を持たせる。

【００３４】電子シャッター機能を併せて持たせるため
には、フォトダイオードに発生する電荷を半導体基板側
へ積極的に廃棄する受光領域のｐウェル層に電極を形成
し、シャッター電圧ＳＳを印加したときに、フォトダイ
オードと基板間にｎｐｎトランジスタ構造が発生するよ
うにして、電荷が基板側へ流れるようにする。

【００３５】さらに、露光によってフォトダイオードに
発生した画素信号を垂直電荷転送路へ転送するために
は、トランスファゲートに１２ボルト程度の高電圧を印
加することとなる。

【００３６】また、垂直電荷転送路に通常の電荷転送動
作を行なわせるためには、ポテンシャル井戸を発生させ
るための０ボルトのゲート信号と、ポテンシャル障壁を
発生させるための−８ボルト程度のゲート信号をＣＭＯ
Ｓのシフトレジスタからゲート電極へ供給するように各
信号の電圧を設定するこことなる。すなわち、図２０に
おいて、基板電圧Ｖ_Sは１５〜２５ボルト、電源電圧Ｖ
_CCは０ボルト、電圧Ｖ _Lは−８ボルトに設定される。

【００３７】このようなＣＭＯＳ構造を有し、さらに上
述の電圧関係に設定すると、ゲート電極のゲート信号電
圧は−８〜１２ボルトの範囲で変化することとなり、駆
動領域中のＣＭＯＳ構造のｐチャネルＭＯＳトランジス
タのゲート電極η_p下のゲート酸化膜層やｐ⁺型不純物
層とｎ型基板との接合に２３〜３３ボルトの高電圧がか
かる場合があり、許容耐圧を大幅に越えるので、破損を
招く。

【００３８】本発明者らは、先にアコーディオン転送方
式同様にノンインターレースのフルフレーム読み出し可
能で、且つオーバフロードレイン構造を備えて過剰電荷
掃き出しや電子シャッタを可能とする固体撮像装置を提
案した。

【００３９】この固体撮像装置は駆動回路として単一構
造ＭＯＳ（たとえばｎチャネルＭＯＳ）を用いることに
よって耐圧を向上したものである。しかし、この構造を
試作した結果、電子シャッタ作動時に論理回路に十分な
論理マージンを持たせることが難しいことが判った。

【００４０】本発明の目的は、制御回路の動作が安定で
あり、電子シャッタ動作の可能な固体撮像装置を提供す
ることである。

【００４１】

【課題を解決するための手段】本発明の固体撮像装置
は、第１の導電型の半導体基板と、前記半導体基板の表
面部分に形成され、第１の導電型と逆の第２の導電型の
第１の不純物濃度を有する第１のウェルと、前記半導体
基板の表面部分に形成され、第２の導電型で第１の不純
物濃度より高い第２の不純物濃度を有する第２のウェル
と、前記第１のウェル内に形成された複数個の第１導電
型領域を含む光電変換素子と、前記半導体基板に接続さ
れたバイアス電圧印加端子と、第２のウェル内に形成さ
れた複数個の第１導電型領域を含む制御回路とを含む。

【００４２】

【作用】光電変換素子を第１のウェル内に形成し、半導
体基板にバイアス電圧を印加することによって第１のウ
ェルを電子シャッタ動作可能に設計する。制御回路は第
１のウェルよりも不純物濃度の高い第２のウェル内に形
成する。このため、電子シャッタ作動時においても第２
のウェル内の素子に十分な動作マージンを持たせること
ができる。

【００４３】

【実施例】静止画を撮像するための電子スチルカメラに
適用した場合を例にとって本発明の実施例を説明する。

【００４４】まず、電子スチルカメラの全体構造を図１
を参照して説明する。図１において、１は撮像レンズ等
からなる撮像光学系、２は機械式の絞り機構、３は電荷
結合型固体撮像装置であり、それぞれ撮像光学系１の光
軸に合わせて順番に配列され、被写体光学像を電荷結合
型固体撮像装置３の受光領域に入射する構成を有する。

【００４５】さらに、４は信号処理回路、５は記憶機構
であり、電荷結合型固体撮像装置３から出力される画素
信号を信号処理回路４で色分離やγ補正や白バランス調
整等を行なって輝度信号と色差信号を形成し、記憶機構
５においてこれらの輝度信号と色差信号に対して記録可
能な変調処理を行なってから磁気記録媒体等に記憶す
る。

【００４６】そして、同期制御回路６が、絞り機構２、
電荷結合型固体撮像装置３の読み出しタイミング、信号
処理回路４および記憶機構５の動作を同期制御すること
により、撮像から記憶までの一連の動作を処理する。

【００４７】電荷結合型固体撮像装置３は図２に示す構
成を有する。すなわち、被写体光学像を受光するための
受光領域７は、比較的不純物濃度の狭いｐ^-型ウェル内
に形成され、行方向Ｘ及び列方向Ｙに沿ってマトリクス
状に配列形成される画素に相当する複数のフォトダイオ
ード（図中、Ｐで示す部分）と、行方向Ｘに配列される
各フォトダイオード群に隣接して形成される垂直電荷転
送路Ｌ₁〜Ｌ_mが設けられている。

【００４８】これらの垂直電荷転送路Ｌ₁〜Ｌ_mのそれ
ぞれの終端部に水平電荷転送路８が形成され、水平電荷
転送路８の終端部に出力アンプ９が形成されている。さ
らに、垂直電荷転送路Ｌ₁〜Ｌ_mには、後述するように
所定配置のゲート電極が設けられ、さらにそれらの上面
には光の入射を阻止するための遮光層が積層されてい
る。

【００４９】これらのゲート電極には、垂直電荷転送路
Ｌ₁〜Ｌ_mに所定タイミングに同期して電荷転送動作を
行なわせるための信号が比較的不純物濃度の高いｐ型ウ
ェル内な形成された第１、第２、第３の駆動回路１０、
１１、１２から供給される。

【００５０】なお、それぞれの駆動回路１０、１１、１
２に供給されるタイミング信号φ_H、Ｖ_L、φ_G、
φ_FS、Ｖ_S、φ₁、φ₂、φ₃、φ₄とスタートパルス
信号は同期制御回路６が発生する。

【００５１】また、水平電荷転送路８は、垂直電荷転送
路Ｌ₁〜Ｌ_mから転送されてくる信号電荷を受信し、さ
らに出力アンプ８側へ水平転送するためのゲート電極が
設けられており、これらの動作を行なうためにゲート電
極に印加するゲート信号α₁、α₂、α₃、α₄とスタ
ートパルス信号は同期制御回路６から供給される。

【００５２】次に、受光領域７の構造およびそれに接続
する駆動回路１０、１１、１２の回路構成を図３〜図６
を参照して詳述する。なお、図３は第３の駆動回路１２
の回路図であり、図４は受光領域７の要部の構造を受光
面側から見た場合、図５は図６中のｘ−ｘ線矢視縦断面
図、図６は図４のｙ−ｙ線矢視縦断面図である。

【００５３】まず、図３に基づいて、第３の駆動回路１
２の回路構成を説明する。駆動回路１２は、スタートパ
ルス信号φ_Sを位相のずれた２相のクロック信号φ_Aと
φ_Bに同期して転送することにより、下位ビット出力か
ら上位ビット出力へ順次に論理値“Ｈ”の駆動信号を発
生させるシフトレジスタである。

【００５４】すなわち、最初に駆動信号Ｓ₁だけが
“Ｈ”レベル、他の上位ビット出力は全て“Ｌ”レベル
となり、次の周期では下位２ビットの駆動信号Ｓ₁、Ｓ
₂が“Ｈ”レベルで他の上位ビット出力は全て“Ｌ”レ
ベルとなり、さらに次の周期では下位３ビットの駆動信
号Ｓ₁とＳ₂およびＳ₃が“Ｈ”レベルで他の上位ビッ
ト出力は全て“Ｌ”レベルとなるというように、駆動信
号の“Ｈ”出力レベルが下位ビットから順次に上位ビッ
トへ拡がるように変化する。

【００５５】図３に示すように、各ビットは同等のセル
構造を有しているので、代表的に第１ビット目の回路を
説明する。３個のＭＯＳトランジスタｕ₁₁、ｕ₁₂、ｕ₁₃
がソース・ドレイン路を直列として電圧Ｖ_Lの信号線と
クロック信号φ_Bの信号線間に接続され、トランジスタ
ｕ₁₃のゲート接点にはリセット信号ＲＳの信号線が接続
される。

【００５６】トランジスタｕ₁₁のゲート接点とドレイン
接点間にはブートストラップ用コンデンサε₁₁が接続
し、トランジスタｕ₁₂のゲート接点とソース接点が共通
接続すると共に、他のＭＯＳトランジスタｕ₁₄のソース
接点に接続し、トランジスタｕ ₁₄のドレイン接点が電圧
Ｖ_Lの信号線、ゲート接点がクロック信号φ_Aの信号線
にそれぞれ接続している。

【００５７】さらに、ＭＯＳトランジスタｕ₁₁、ｕ₁₂、
ｕ₁₃、ｕ₁₄で構成される回路と同一構成の回路がＭＯＳ
トランジスタｕ₂₁、ｕ₂₂、ｕ₂₃、ｕ₂₄およびブートスト
ラップ用コンデンサε₂₁で形成され、トランジスタｕ₁₂
のドレイン接点（出力点）とトランジスタｕ₂₁のゲート
接点（入力点）が接続している。ただし、信号φ_Aとφ
_Bの接続は逆になる。

【００５８】そして、このビット入力がトランジスタｕ
₁₁のゲート接点に相当し、ビット出力がトランジスタｕ
₂₂のドレイン接点に相当する。そして、これらのビット
セルの入力と出力を縦続接続することによりｎビット出
力のシフトレジスタを構成し、最下位ビットセルへのス
タートパルス信号φ_Sの入力は、クロック信号φ_Aに同
期して導通状態となるアナログスイッチｕ₀₀を介して行
なうになっている。

【００５９】次に、図４〜図６において、ｎ型半導体基
板１３の表面側に、受光領域７を形成するための比較的
不純物濃度の低いｐ^-ウェル層１４と、第１の駆動回路
１０を形成するための比較的不純物濃度の高いｐウェル
層１５、および第２、第３の駆動回路１１、１２を形成
するための比較的不純物濃度の高いｐウェル層１６が埋
設され、これらのｐ^-ウェル層１４、ｐウェル層１５、
１６内にそれぞれ所定の回路を形成している。

【００６０】まず、受光領域７は、図４に示すようにｐ
^-ウェル層１４内にｎ⁺型不純物からなる複数の不純物
層１７を行方向Ｘおよび列方向Ｙに沿ってマトリクス状
に配列形成することにより、図２中のＰで示すフォトダ
イオードが形成され、さらに行方向Ｙに配列される各不
純物層１７に隣接してｎ型の不純物層（図６中の点線で
示す部分）１８を形成することにより、図４の垂直電荷
転送路Ｌ₁〜Ｌ_mが形成されている。

【００６１】そして、図４のＴｇで示す（１ヵ所だけ代
表して示す）トランスファゲートとなる部分とフォトダ
イオードの部分および垂直電荷転送路の部分を除く周囲
にｐ ⁺型不純物層１９を形成することで、チャンネルス
トッパ領域（図４の点線で囲む斜線部分）を形成してい
る。

【００６２】なお、図４では、図２中のフォトダイオー
ドＰを各行毎にＰ₁、Ｐ₂、Ｐ₃、Ｐ₄……で示してい
る。さらに、図４において、垂直電荷転送路Ｌ₁〜Ｌ_m
の上面には、各行毎に配列されたフォトダイオード
Ｐ₁、Ｐ₂、Ｐ₃、Ｐ₄……に隣接する領域に、それぞ
れ図示するように、２本宛の別個のポリシリコン層から
なるゲート電極Ｇ₁₁〜Ｇ₄₁、Ｇ₁₂〜Ｇ₄₂、Ｇ₁₃〜Ｇ₄₃、
……Ｇ_1n〜Ｇ_4nが積層されている。

【００６３】さらに、ゲート電極Ｇ₁₁を第１番目のゲー
ト電極とすると、図４および図５に示すように、奇数番
目のゲート電極Ｇ₁₁、Ｇ₃₁、Ｇ₁₂、Ｇ₃₂、Ｇ₁₃、Ｇ₃₃、
……の幅Ｗ２を広く形成してある。

【００６４】そして、それぞれのゲート電極に、後述す
る所定タイミングのゲート信号φ₁₁、φ₂₁、φ₃₁、
φ₄₁、φ₁₂、φ₂₂、φ₃₂、φ₄₂、を印加することによ
り、各ゲート電極下の垂直電荷転送路に電荷転送のため
のポテンシャル井戸（以下、転送ピクセルという）とポ
テンシャル障壁を発生させる。

【００６５】また、偶数番目のゲート電極Ｇ₂₁、Ｇ₄₁、
Ｇ₂₂、Ｇ₄₂、Ｇ₂₃、Ｇ₄₃、……に所定の高電圧の信号を
印加すると、トランスファゲートＴｇが導通状態となっ
て、各フォトダイオードＰ₁、Ｐ₂、Ｐ₃、Ｐ₄……と
それぞれに隣接する偶数番目のゲート電極Ｇ₂₁、Ｇ₄₁、
Ｇ₂₂、Ｇ₄₂、Ｇ₂₃、Ｇ₄₃、……の下に発生する転送ピク
セルが導通状態となり、フォトダイオードから転送ピク
セルへ信号電荷をフィールドシフトさせることができる
構造となっている。

【００６６】さらに、図４に示すように、垂直電荷転送
路Ｌ₁〜Ｌ_mの終端部に水平電荷転送路８が形成され、
４相駆動方式または２相駆動方式に準じたタイミングで
信号電荷を水平方向へ転送するためのゲート電極が設け
られている。

【００６７】次に、図２の駆動回路１０の回路構成を図
４および図６と共に説明する。水平電荷転送路８にもっ
とも近いゲート電極Ｇ₁₁を第１番目のゲート電極とする
と、奇数番目のゲート電極Ｇ₁₁、Ｇ₁₂、Ｇ₁₃、Ｇ₃₃、…
…の各先端部がＮＭＯＳトランジスタＭ₁₁、Ｍ₃₁、
Ｍ₁₂、Ｍ₃₂、Ｍ₁₃、Ｍ₃₃、……を介して、信号Ｖ_Lの信
号線に接続し、偶数番目のゲート電極Ｇ₂₁、Ｇ₄₁、
Ｇ₂₂、Ｇ₄₂、Ｇ₂₃、Ｇ₄₃、……の各先端部がＮＭＯＳト
ランジスタＭ₂₁、Ｍ₄₁、Ｍ₂₂、Ｍ₄₂、Ｍ₂₃、Ｍ₄₃、……
を介して、駆動信号φ_Hの信号線に接続されている。

【００６８】また、これらのトランジスタのゲート接点
には、駆動信号φ_Gが供給される。さらに、偶数番目の
ゲート電極Ｇ₂₁、Ｇ₄₁、Ｇ₂₂、Ｇ₄₂、Ｇ₂₃、Ｇ₄₃、……
の各先端部には、ｎｐｎトランジスタＱ₂₁、Ｑ₄₁、Ｑ
₂₂、Ｑ₄₂、Ｑ₂₃、Ｑ₄₃、……の各エミッタ接点が接続
し、各ｎｐｎトランジスタのベース接点には駆動信号φ
_FS、コレクタ接点には電圧Ｖ_Sが印加される。

【００６９】そして、これらのＮＭＯＳトランジスタ
は、図６のｐウェル層１５内の構造に示すように、一対
のｎ⁺型不純物層２０、２１と、表面部分にゲート電極
を積層した構造からなり、ドレイン接点となるｎ⁺型不
純物層２０に駆動信号φ_Hが印加され、ソース接点とな
るｎ⁺型不純物層２１が垂直電荷転送路上のゲート電極
に接続している。また、信号Ｖ_Lはｐウェル層１５に埋
設されたｐ⁺型不純物層２２に印加される。

【００７０】また、ｎｐｎトランジスタは、ｐウェル層
１５に埋設されたｐ⁺型不純物層２３とｎ⁺型不純物層
２４およびｎ型の半導体基板１３からなり、エミッタ接
点となるｎ⁺型不純物層２４が各ゲート電極に接続し、
ベース接点となるｐウェル層１５およびｐ⁺型不純物層
２３にタイミング信号φ_FSが印加され、コレクタ接点と
なるｎ型の半導体基板１３には基板１３のバイアス電圧
Ｖ_Sが印加される。

【００７１】次に、第２の駆動回路１１は、同期制御回
路６から供給されるタイミング信号φ₁〜φ₄を第３の
駆動信号Ｓ₁、Ｓ₂、Ｓ₃、Ｓ₄……Ｓ_nに同期して切
換動作するＮＭＯＳトランジスタｍ₁₁、ｍ₂₁、ｍ₃₁、ｍ
₄₁、……からなる。

【００７２】４個ずつのＮＭＯＳトランジスタを１組と
して、それらのゲート接点に順番に第３の駆動回路１２
の駆動信号Ｓ₁、Ｓ₂、Ｓ₃、Ｓ₄、……が印加され、
各組の第１番目のＮＭＯＳトランジスタｍ₁₁、ｍ₁₂、ｍ
₁₃、ｍ₁₄、……のドレイン接点にタイミング信号φ₁、
第２番目のＮＭＯＳトランジスタｍ₂₁、ｍ₂₂、ｍ₂₃、ｍ
₂₄、……のドレイン接点にタイミング信号φ₂、第３番
目のＮＭＯＳトランジスタｍ₃₁、ｍ₃₂、ｍ₃₃、ｍ₃₄、…
…のドレイン接点にタイミング信号φ₃、第４番目のＮ
ＭＯＳトランジスタｍ₄₁、ｍ₄₂、ｍ₄₃、ｍ₄₄、……のド
レイン接点にタイミング信号φ₄が供給されている。

【００７３】なお、図４中、ＮＭＯＳトランジスタ
ｍ₁₁、ｍ₂₁、ｍ₃₁、ｍ₄₁、……の各ソース接点側の信号
φ₁₁、φ₂₁、φ₃₁、φ₄₁、……がタイミング信号φ₁、
φ₂、φ ₃、φ₄に対応した信号である。

【００７４】そして、図示するように、最も水平電荷転
送路８に近いゲート電極Ｇ₁₁から順番に各ＮＭＯＳトラ
ンジスタのソース接点が接続している。第３の駆動回路
１２は、上述したように所定タイミングの駆動信号
Ｓ₁、Ｓ₂、Ｓ₃、Ｓ₄、……Ｓ_nを出力するシフトレ
ジスタで形成されている。

【００７５】なお、これらの第２、第３の駆動回路１
１、１２は、図６に示すｐウェル層１６中に形成したＮ
ＭＯＳ構造のトランジスタおよび電子素子で形成され
る。図６のｐウェル層１６中には、一例として、ＮＭＯ
Ｓトランジスタを構成するｎ⁺型不純物層２５、２６お
よびゲート接点を示している。なお、ｐウェル層１５、
１６の不純物濃度は、たとえばｐ^-ウェル層１４の不純
物濃度の１．３倍以上とする。

【００７６】ｐ^-ウェル層１４内のｎ型領域１７、１８
をエミッタ、ｐ^-ウェル層１４をベース、ｎ型基板１３
をコレクタと考えるとバイポーラトランジスタが構成さ
れている。シャッタ用スイッチＳＳに正極性の順バイア
ス電圧を印加すると、ベースが順バイアスされることに
なり、エミッタとなるｎ型領域１７、１８からコレクタ
となるｎ型基板１３に電荷が流れる。この動作でリセッ
トがなされる。

【００７７】なお、この基板引抜電子シャッタ動作を基
板電位Ｖ_Sを増大させて行なうこともできる。各フォト
ダイオードの分光感度を視感度に近づけるために、ｐ^-
ウェル層１４の厚さは一般に制限されている。フォトダ
イオードの実効的厚さが薄くなると、吸収係数の高い短
波長側の感度が吸収係数の低い長波長側に対して相対的
に増大する。

【００７８】このような条件においては、基板電位Ｖ_S
を増大することにより、ｐ^-ウェル層１４の形成する電
位障壁を低くすることができる。電位障壁が低くなれ
ば、ｎ型領域１７、１８に蓄積された電荷は基板１３に
引き抜かれる。

【００７９】もし、ｐウェル層１５、１６をｐ^-ウェル
層１４と同一特性のｐ型領域で形成すると、電子シャッ
タ作動時にトランジスタを形成するｎ型領域から基板に
電流が流れてしまうことがある。すると、トランジスタ
に予期せぬ電流が流れることになり、制御回路が誤動作
する。

【００８０】本実施例においては、制御回路を形成する
ためのｐウェル層１５、１６は受光部を形成するための
ｐ^-ウェル層１４より不純物濃度が高く設定されてお
り、制御回路の誤動作を防止する。

【００８１】次に、かかる構造を有する電荷結合型固体
撮像装置の動作を、静止画を撮像する電子スチルカメラ
に適用した場合について説明する。まず、静止画を撮像
するための概略動作を図７を参照して説明する。同図中
のある時点ｔ₁から画素信号の走査読み出しを開始する
ものとすると、その時点ｔ ₁以前に、全フォトダイオー
ドと垂直電荷転送路Ｌ₁〜Ｌ_mおよび水平電荷転送路８
に残存していた不要電荷が廃棄され、そして、適宜の期
間で露光が行なわれることによって、フォトダイオード
には被写体光学像に対応する画素信号が発生する。

【００８２】まず、ＮＴＳＣ等の標準テレビジョン方式
の垂直ブランキング期間に相当する期間Ｔ_VBにおいて、
全フォトダイオードの画素信号を同時に垂直電荷転送路
Ｌ₁〜Ｌ_mの転送ピクセルへ転送し、次の水平ブランキ
ング期間に相当する期間Ｔ_HBにおいて、最も水平電荷転
送路８に近い側の転送ピクセルの画素信号を水平電荷転
送路８に転送し、次に、水平走査期間（所謂、１Ｈ期
間）に相当する期間Ｔ_1Hにおいて、水平電荷転送路８が
１行分の画素信号を水平転送することによって第１行分
の画素信号を読み出す。

【００８３】そして、次の水平ブランキング期間に相当
する期間Ｔ_HBにおいて、垂直電荷転送路Ｌ₁〜Ｌ_mが次
の行の画素信号を水平電荷転送路８へ転送し、さらに、
次の水平走査期間に相当する期間Ｔ_1Hにおいて水平電荷
転送路８が水平転送することによって、第２行目の画素
信号を読み出す。

【００８４】さらに、次のブランキング期間と水平走査
間に相当する各期間Ｔ_HBとＴ_1Hにおいて第３行目の画素
信号を読み出す。そして、残りの行の画素信号も同様の
処理を繰り返すことによって順番に読み出し、最終的に
１フレーム画に対応する全画素信号を読み出す。

【００８５】次に、図８に示す各駆動信号およびタイミ
ングチャートに基づいて走査読み出し動作を詳述する。
なお、図８中の期間Ｔ_VBが垂直ブランキング期間、期間
Ｔ_HBが水平ブランキング期間、期間Ｔ_1Hが水平走査期間
に対応している。また、図中の符号“Ｈ”は１２ボル
ト、“Ｍ”は０ボルト、“Ｌ”は−８ボルト、“ＨＨ”
は基板の電圧と等しい約１５〜２５ボルトの電圧レベル
を示す。

【００８６】まず、垂直ブランキング期間に対応する期
間Ｔ_VBではタイミング信号φ_Hは所定の時点ｔ₂で
“Ｈ”レベルとなる外は“Ｍ”レベルとなり、タイミン
グ信号φ _Gは常に“Ｍ”レベルとなり、タイミング信号
φ_FSはタイミング信号φ_Hが“Ｈ”レベルとなるのに同
期して“Ｈ”レベルとなる外は“Ｌ”レベルとなり、第
3の駆動回路１２から出力される全ての駆動信号Ｓ₁〜
Ｓ_nは常に“Ｌ”レベルとなる。

【００８７】したがって、この期間Ｔ_VBでは、“Ｍ”レ
ベルのタイミング信号φ_Gによって、第１の駆動回路１
０の全てのＮＭＯＳトランジスタが導通状態となり、一
方、第３の駆動回路１２の全ての駆動信号Ｓ₁、Ｓ₂、
Ｓ₃、……Ｓ_nが“Ｌ”レベルとなるので、第２の駆動
回路１１中の全てのＮＭＯＳトランジスタは非導通状態
となり、全てのゲート電極Ｇ₁₁、Ｇ₂₁、Ｇ₃₁、Ｇ₄₁〜Ｇ
_1n、Ｇ_2n、Ｇ_3n、Ｇ_4nは第１の駆動回路１０によって制
御される。

【００８８】すなわち、タイミング信号φ_Hとφ_FSが
“Ｈ”レベルとならないときは、奇数番目のゲート電極
Ｇ₁₁、Ｇ₃₁、Ｇ₁₂、Ｇ₃₂〜Ｇ_1n、Ｇ_3nに印加されるゲー
ト信号φ₁₁、φ₃₁、φ₁₂、φ₃₂〜φ_1n、φ_3nは、“Ｌ”
レベルの信号Ｖ_L（この信号は常に−８ボルトに設定さ
れている）と等しくなり、これらのゲート電極下の垂直
電荷転送路Ｌ₁〜Ｌ_mにはポテンシャル障壁が発生す
る。

【００８９】一方、偶数番目のゲート電極Ｇ₂₁、Ｇ₄₁、
Ｇ₂₂、Ｇ₄₂〜Ｇ_2n、Ｇ_4nに印加されるゲート信号φ₂₁、
φ₄₁、φ₂₂、φ₄₂〜φ_2n、φ_4nは、“Ｍ”レベルの信号
φ_Hと等しくなり、これらのゲート電極下の垂直電荷転
送路Ｌ₁〜Ｌ_mには転送ピクセルが発生する。

【００９０】したがってトランスファゲートＴｇに隣接
する部分（図４参照）が全て転送ピクセルとなり、これ
らの転送ピクセルはポテンシャル障壁で分離された状態
となる。

【００９１】このような状態で、所定時点ｔ₂におい
て、タイミング信号φ_Hとφ_FSが“Ｈ”レベルとなる
と、全てのｎｐｎトランジスタＱ₂₁、Ｑ₄₁、Ｑ₆₁……が
導通状態となり、偶数番目のゲート電極Ｇ₂₁、Ｇ₄₁、Ｇ
₂₂、Ｇ₄₂〜Ｇ_2n、Ｇ_4nだけに約１５〜２５ボルトの
“Ｈ”レベルの基板電圧Ｖ_Sがかかるので、全てのトラ
ンスファゲートＴｇが導通状態となり、全てのフォトダ
イオードの画素信号はそれぞれ隣の転送ピクセルへ転送
される。

【００９２】このように、期間Ｔ_VBでは、所謂フィール
ドシフト動作が行なわれ、図１２中の時点ｔ₂に示すよ
うに、各画素信号（斜線の部分が各画素信号を示す）が
垂直転送路へ移される。なお、図１２は、ある１つの垂
直電荷転送路の電荷転送動作を示している。

【００９３】次に、最初の水平ブランキング期間に相当
する期間Ｔ_HBでは、タイミング信号φ_Gが常時“Ｌ”レ
ベルとなるので、第１の駆動回路１０中の全てのＮＭＯ
Ｓトランジスタが非導通状態となり、全てのゲート電極
から分離される。

【００９４】一方、第３の駆動回路１２の最初の出力端
子の駆動信号Ｓ₁だけが“Ｍ”レベル、他の駆動信号Ｓ
₂〜Ｓ_nは“Ｌ”レベルとなることにより、第２の駆動
回路１１中の駆動信号Ｓ₁に関わる第１組目のＮＭＯＳ
トランジスタｍ₁₁、ｍ₂₁、ｍ ₃₁、ｍ₄₁だけが導通状態と
なる。

【００９５】そして、駆動信号Ｓ₁だけが“Ｍ”レベル
となる期間中に、垂直電荷転送を行なうための４相のタ
イミング信号φ₁、φ₂、φ₃、φ₄が第２の駆動回路
１１に入力するので、第１〜第４番目の最初の組のゲー
ト信号φ₁₁、φ₂₁、φ₃₁、φ ₄₁だけがタイミング信号φ
₁、φ₂、φ₃、φ₄と等しくなり、最初の組の第１〜
第４番目のゲート電極Ｇ₁₁、Ｇ₂₁、Ｇ₃₁、Ｇ₄₁で電荷転
送を行なうこととなる。なお、この期間Ｔ_HB（時点ｔ₃
〜ｔ₄までの期間）の各信号波形を図９に拡大して示
す。

【００９６】この結果、信号電荷は、図９のゲート信号
φ₁₁、φ₂₁、φ₃₁、φ₄₁のタイミング（符号の１、２、
３、４、５、６、７で示す）に合わせて図１２に示す第
１回目の転送のように水平電荷転送路８側へ移され、最
も水平電荷転送路８に近い第１行目の画素信号ｑ_1jが水
平電荷転送路８へ転送されると共に、２行目の画素信号
ｑ_2jが第１行目の位置まで移動する。

【００９７】次に、第１回目の水平走査期間Ｔ_1H（時点
ｔ₄〜ｔ₅の期間）では、ゲート電極への信号の変化が
停止し、一方、水平電荷転送路８が４相駆動方式または
２相駆動方式に準じた所定タイミングのゲート信号α₁
〜α₄に同期して水平転送を行なうことにより、最初の
１行分の画素信号を読み出す。

【００９８】次に、時点ｔ₅〜ｔ₇の期間において、時
点ｔ₃〜ｔ₅と同様の動作を繰り返すことにより、次の
行の画素信号の読み出しを行なう。ただし、時点ｔ₃〜
ｔ₄の水平ブランキング期間Ｔ_HBでは、第３の駆動回路
１２の駆動信号Ｓ₁とＳ₂が同時に“Ｍ”レベル、残り
の駆動信号Ｓ₃〜Ｓ_nが“Ｌ”レベルとなる。なお、こ
の期間Ｔ_HBでの各ゲート信号の波形を図１０に拡大して
示す。

【００９９】この結果、第１〜第４番目の第１組のゲー
ト電極Ｇ₁₁〜Ｇ₄₁と、第５〜第８番目の第２組のゲート
電極Ｇ₁₂〜Ｇ₄₂が、タイミング信号φ₁〜φ₄に等しい
ゲート信号φ₁₁〜φ₄₁とφ₁₂〜φ₄₂によって駆動される
こととなり、これらのゲート電極下の画素信号が垂直転
送される。

【０１００】すなわち、図１０に示すタイミングによる
と、図１２の第２番目の垂直走査で示すように、第２行
目の画素信号ｑ_2jが水平電荷転送路８へ移り、第３行目
が２行分、第４行目が１行分ずつ水平電荷転送路８側へ
転送される。

【０１０１】そして、時点ｔ₆〜ｔ₇の水平走査期間Ｔ
_1Hにおいて、水平電荷転送路８から第２行目の画素信号
ｑ_2jを読み出す。次に、時点ｔ₇から第３回目の走査読
み出しを開始すると、第３の駆動回路１２の駆動信号Ｓ
₁、Ｓ₂とＳ₃が“Ｍ”レベルとなり、残りの駆動信号
Ｓ₄〜Ｓ _nが“Ｌ”レベルとなるので、第１〜第３組の
第１番目〜第１２番目のゲート電極Ｇ₁₁〜Ｇ₄₁、Ｇ₁₂〜
Ｇ₄₂、Ｇ₁₃〜Ｇ₄₃によって垂直電荷転送が行なわれる。
したがって、図１２の第３番目の組に示すように第３行
目の画素信号ｑ_3jが水平電荷転送路８へ転送されると共
に、第４〜第６行目の画素信号ｑ_4j、ｑ_5jがそれぞれ２
行分ずつ、画素信号ｑ_6jが１行分、水平電荷転送路₈側
へ転送される。

【０１０２】そして、水平電荷転送路８によって第３行
目の画素信号ｑ_3jが読みだされる。以後は、各行の画素
信号を読み出す毎に、第３の駆動回路１２の駆動信号Ｓ
₄〜Ｓ_nが順番に“Ｍ”レベルに反転していくことによ
り、駆動されるゲート電極が４個宛を組として順次拡大
していき、最後の水平ブランキング期間Ｔ_HB（時点ｔ₉
〜ｔ₁₀）では、図１１に示すように、全てのゲート信号
φ₁₁〜φ_4nがタイミング信号φ₁〜φ₄に等しい波形と
なり、最後の走査読み出しで最終行の画素信号を読みだ
すことができる。

【０１０３】図１３は、任意の順番、すなわち第ｋ番目
とｋ＋１番目の垂直電荷転送動作をポテンシャルプロフ
ィールで示しているが、図示するように、水平電荷転送
路８側の転送ピクセルから順番に電荷間の距離を拡大し
た転送ピクセルの数が増えていくことにより、水平電荷
転送路８に近い側の画素信号から順に読みだしていくこ
ととなる。

【０１０４】以上に説明した構成によれば、受光部のゲ
ート電極へゲート信号を供給する駆動回路を、ＣＭＯＳ
構造のＭＯＳトランジスタで形成せず、受光部よりも不
純物濃度の高いｐウェル内に形成したＮＭＯＳ構造のＭ
ＯＳトランジスタおよびバイポーラ構造のトランジスタ
で形成することとしたので、高耐圧の駆動回路を実現す
ることができ、縦型オーバーフロードレインと電子シャ
ッター機能をもたせることができる。

【０１０５】そして、縦型オーバーフロードレイン構造
を備えることでフォトダイオードの過剰電荷を基板側へ
廃棄してブルーミング等の発生を無くし、また、基板抜
き電子シャッターを可能にし、ノンインターレースのフ
ルフレーム読み出しができる静止画撮像に好適な電荷結
合型固体撮像装置を提供することができる。

【０１０６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【０１０７】

【発明の効果】以上説明したように、本発明によれば、
行列状に配置された多数の光電変換素子を有する固体撮
像装置において、電子シャッタを可能とすると共に集積
化した制御回路の誤動作を防止することができる。

【図面の簡単な説明】

【図１】電荷結合型固体撮像装置を適用した電子スチル
カメラの構成図である。

【図２】電荷結合型固体撮像装置の概略構成図である。

【図３】図２に示す固体撮像装置内の駆動回路１２の構
成を説明する回路図である。

【図４】図２の構成の受光領域の要部構造および周辺回
路構成を示す概略平面図図である。

【図５】図４中のｘ−ｘ線に沿う矢視縦断面図である。

【図６】図４中のｙ−ｙ線に沿う矢視縦断面図である。

【図７】走査読み出し動作を概略的に示す信号波形図で
ある。

【図８】走査読み出し動作を詳細に示すタイミングチャ
ートである。

【図９】図８中の要部タイミングを拡大して示すタイミ
ングチャートである。

【図１０】図８中の要部タイミングを拡大して示すタイ
ミングチャートである。

【図１１】図８中の要部タイミングを拡大して示すタイ
ミングチャートである。

【図１２】走査読み出し時の電荷転送動作を概念的に示
す図である。

【図１３】走査読み出し時の電荷転送動作を行なうポテ
ンシャルプロフィールである。

【図１４】従来の電荷結合型固体撮像装置の要部構造を
示す概略平面図である。

【図１５】従来例の動作を説明する信号波形図である。

【図１６】従来例の動作を説明するポテンシャルプロフ
ィールである。

【図１７】従来例の動作を説明する概略図である。

【図１８】従来例の課題を説明するためのシフトレジス
タの回路図である。

【図１９】従来例の課題を説明するための固体撮像装置
の一部断面図である。

【図２０】従来例の課題を説明するための固体撮像装置
の一部断面図である。

【符号の説明】

１撮像光学系２機械式絞り機構３電荷結合型固体撮像装置４信号処理回路５記憶機構６同期制御回路７受光領域８水平ＣＣＤ９出力アンプ１０、１１、１２駆動回路

Claims

【特許請求の範囲】

【請求項１】第１の導電型の半導体基板と、前記半導体基板の表面部分に形成され、第１の導電型と
逆の第２の導電型の第１の不純物濃度を有する第１のウ
ェルと、前記半導体基板の表面部分に形成され、第２の導電型で
第１の不純物濃度より高い第２の不純物濃度を有する第
２のウェルと、前記第１のウェル内に形成された複数個の第１導電型領
域を含む光電変換素子と、前記半導体基板に接続されたバイアス電圧印加端子と、第２のウェル内に形成された複数個の第１導電型領域を
含む制御回路とを含む固体撮像装置。
【請求項２】さらに、前記第１のウェル部に接続され
た他のバイアス電圧印加端子を含む請求項１記載の固体
撮像装置。