JP2006518532A - 可変リフレッシュ制御を有するメモリおよびその方法 - Google Patents

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Abstract

メモリ（１０）は、メモリ・アレイ（１２）、充電ポンプ（１８）、電圧調整器（２０）、リフレッシュ制御回路（１６）、およびリフレッシュ計数器（２２）を有する。充電ポンプ（１８）は、基板バイアスをメモリ・アレイ（１２）に供給する。電圧調整器（２０）は、上限と下限との範囲内に基板バイアスの電圧レベルを維持するためのポンプ・イネーブル信号を供給する。リフレッシュ制御回路（１６）は、リフレッシュ動作を制御する。リフレッシュ計数器（２２）は、ポンプ・イネーブル信号を受け取るように結合され、そして応答して、リフレッシュ・タイミング信号をリフレッシュ制御回路（１６）に供給して、メモリ・アレイ（１２）のリフレッシュ速度を制御する。プログラム可能ヒューズ回路（２６）は、計数器（２２）を使用してリフレッシュ速度をプログラムするために設けられる。プログラム可能ヒューズ回路（２６）は、ウエハ・プローブ試験中に、または基板レベルのバーンイン中にプログラムすることが可能である。内蔵自己試験（ＢＩＳＴ）回路（２４）は、試験を容易にするために含むことが可能である。

Description

本発明は、一般的に集積回路メモリに関し、より詳細には可変リフレッシュ速度制御を有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関する。
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、よく知られているメモリの種類であり、２つの論理状態を表す電荷を蓄積するコンデンサに依存している。一般に各ＤＲＡＭセルは、コンデンサおよびアクセス・トランジスタからなる。コンデンサに蓄積された電荷は徐々に漏れて無くなるので、ＤＲＡＭセルが格納するデータを周期的に読出しかつ再書き込みする必要、すなわち「リフレッシュする」必要がある。この周期的なリフレッシュ動作はかなりの量の出力を要する。
コンデンサからの電荷漏れの量は、温度および工程の変動に依存して大きく変化する。より高い温度では、比較的より低い温度でよりも大きな漏れが生じる。また、工程の変動によってより大きな漏れが生じ得る。したがって、固定リフレッシュ速度を有するＤＲＡＭでは、最悪の場合の漏れにおいて確実なメモリ記憶を保証する速度で、メモリ・セルをリフレッシュしなければならない。電池で給電するデバイスでは、電力消費が可能な限り小さいことが重要である。固定リフレッシュ速度は、電池給電メモリの確実な動作にとって必要であるよりも大きな電力消費を必要とすることがある。
したがって電池で給電する場合は、メモリのリフレッシュ動作を確実に制御しかつメモリの電力消費を低減するようにリフレッシュ速度を正確に決定する可変速度リフレッシュ制御回路を有するＤＲＡＭが必要とされている。
本発明の前述およびさらに他のおよびより特定の目的および有利点は、次の図面に関連して行われる本発明の好ましい実施形についての次の詳細な説明から、当業者には容易に明らかになるであろう。
一般に、本発明は、格納されたデータを維持するために周期的なリフレッシュを必要とする複数のメモリ・セル、充電ポンプ、電圧調整器、リフレッシュ制御回路、およびリフレッシュ計数器を有するメモリを提供する。充電ポンプは、複数のメモリ・セルに基板バイアスを供給する。電圧調整器は充電ポンプに接続され、そして基板バイアスの電圧レベルを上限と下限との範囲内に維持するためのポンプ・イネーブル信号を供給する。リフレッシュ制御回路は複数のメモリ・セルのリフレッシュ動作を制御する。リフレッシュ計数器はポンプ・イネーブル信号を受け取るように接続され、応答して、リフレッシュ・タイミング信号をリフレッシュ制御回路に供給して、複数のメモリ・セルのリフレッシュ速度を制御する。リフレッシュ速度はポンプ・イネーブル信号をアサートする電圧調整器に応答してリフレッシュ計数器によって調整される。
また、リフレッシュ速度をプログラムするためのプログラム可能ヒューズ回路が設けられる。プログラム可能ヒューズ回路は、ウエハ・プローブ試験中にプログラムすることが可能である。さらに、試験を容易にするために、内蔵自己試験（ＢＩＳＴ）回路を集積回路に含めることができる。
ＦＥＴ（電界効果トランジスタ）接合漏れだけでなく電荷漏れも温度で変化するので、温度が上昇するにつれて電圧調整器はいっそう頻繁に充電ポンプをオンにする。したがって、温度が上昇するにつれて、電圧調整器ポンプ・イネーブル・信号で駆動されるリフレッシュ計数器は、メモリ・アレイのリフレッシュ速度を上げる。これによって、温度の範囲にわたって最適リフレッシュ速度でメモリ・アレイをリフレッシュする有利点が実現される。また、これによって、特定の温度での確実なデータ記憶を実現するために必要な程度だけ頻繁にメモリをリフレッシュすることが可能になる。温度に基づいて調整可能なより低いリフレッシュ速度は、最悪の場合の温度および工程変動に基づいたより高い固定リフレッシュ速度を使用するメモリに比べて、メモリのより低い電力消費を実現する。また、充電ポンプおよび調整器は既に集積回路上に存在しているので、本明細書で開示される実施形態の電力消費はさらに減少する。
図１は、ブロック図の形で、本発明に従った集積回路メモリ１０を示す。集積回路メモリ１０は、メモリ・アレイ１２、制御回路、デコーダ回路、センス増幅器回路、およびＩ／Ｏ回路のブロック１４、リフレッシュ制御回路１６、充電ポンプ１８、電圧調整器２０、リフレッシュ計数器２２、および内蔵自己試験（ＢＩＳＴ）回路２４を含む。集積回路メモリ１０は、「独立型」メモリまたは組込み型メモリであってもよい。メモリ・アレイ１２は、ビット・ラインとワード・ラインとの交点に結合されたメモリ・セルのアレイである。メモリ・セルは、メモリ・セルの多数のブロックで構成することが可能である。例示の実施形態では、メモリ・セルは、コンデンサおよびアクセス・トランジスタを有する従来のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・セルである。コンデンサは、格納された論理状態を表す電荷を蓄積するためのものである。アクセス・トランジスタは、メモリ・セルにアクセスするとき選択されたワード・ラインに応じてコンデンサをビット・ラインに結合するためのものである。他の実施形態では、メモリ・アレイ１２は、格納された論理状態を維持するために周期的なリフレッシュを必要とする他のメモリ・セルの型を含むことができる。
ブロック１４は、読出し、書込み、およびリフレッシュの動作に関してメモリ・アレイ１２にアクセスするために使用される回路を含み、複数の導体でメモリ・アレイ１２に接続されている。集積回路メモリ１０は、読出しおよび書込み動作時に従来のＤＲＡＭと同じように機能する。ブロック１４は、行および列のデコーダ、センス増幅器、制御回路、およびＩ／Ｏ回路を含む。ブロック１４は、例えば書込みイネーブル（ＷＥ）、センス・イネーブル（ＳＥ）などのようなメモリで使用される様々な制御信号を表す「ＣＯＮＴＯＲＯＬ」と表示した制御信号を受け取る。制御信号ＣＯＮＴＲＯＬおよび「ＡＤＤＲＥＳＳ」と表示したアドレス信号に応答して、行および列デコーダはメモリ・アレイ１２の１つまたは複数のメモリ・セルにアクセスする。読出し動作中に、センス増幅器は、格納された論理状態に対応する選択されたビット・ラインの電圧を感知しかつ増幅して、対応する論理信号を、さらなる増幅およびバッファリングのためにＩ／Ｏ回路に供給する。Ｉ／Ｏ回路は、「ＤＡＴＡ」と表示したバッファリングされたデータ信号をメモリ１０から外部の回路に送る。書込み動作中に、入力データ信号は双方向データ・ラインＤＡＴＡを介してブロック１４に供給される。入力データ信号は、アドレス信号ＡＤＤＲＥＳＳに対応するメモリ位置に供給される。制御信号ＣＯＮＴＲＯＬは、読出しサイクルと書込みサイクルとの両方を制御するために使用される。
リフレッシュ制御回路１６は、メモリ・アレイ１２のリフレッシュ動作を制御調整する。メモリ・アレイ１２および回路ブロック１４内のリフレッシュ動作は、従来のものであり、自動的か、またはブロック１４からの「ＲＦＳＨ ＣＮＴＲＬ」と表示した制御信号を介した外部リフレッシュ要求に応答して生じ得る。リフレッシュ制御回路１６は、また、「ＲＥＦＲＥＳＨ ＣＯＮＴＲＯＬ」と表示した複数の導体および「ＲＥＦＲＥＳＨ
ＡＤＤＲＥＳＳ」と表示した複数の導体を介して回路ブロック１４にも結合されている。さらに、リフレッシュ制御１６は、リフレッシュ計数器２２から「ＲＥＦＲＥＳＨ ＲＥＱＵＥＳＴ」信号を受け取り、またＢＩＳＴ回路２４から「ＢＩＳＴ ＲＥＦＲＥＳＨ ＣＯＮＴＲＯＬ」と表示したＢＩＳＴリフレッシュ制御信号を受け取る。
充電ポンプ１８は、従来の充電ポンプであり、「ＶＳＵＢ」と表示した基板バイアスをメモリ・アレイ１２に供給するために使用される。他の実施形態では、充電ポンプ１８は、他の目的に使用することが可能である。例えば、充電ポンプ１８は、メモリ・アレイ１２のコンデンサに極板電圧または昇圧されたワード・ライン電圧を供給するために使用することができる。用途に依存して、充電ポンプ１８で供給される電圧は、「ＶＤＤ」および「ＶＳＳ」と表示した電源電圧端子に供給される供給電圧よりも通常大きなどんな電圧であってもよい。一般に、ＶＤＤは、正の電源電圧を受け取り、そしてＶＳＳは接地電位である。他の実施形態では、ＶＤＤおよびＶＳＳに供給される電圧は異なってもよい。また、他の実施形態では、充電ポンプ１８は、電源電圧よりも小さな高められた電圧、または負電圧を供給することが可能である。
電圧調整器２０は、従来の電圧調整器である。電圧調整器２０は、基板バイアスＶＳＵＢを受け取るように結合された入力と、制御信号ＯＮ／ＯＦＦを充電ポンプ１８の制御入力に供給する出力端子とを有する。電圧調整器２０は電圧ＶＳＵＢを監視し、そして上限および下限を有する所定の電圧範囲内に基板バイアスＶＳＵＢを維持するようにＯＮ／ＯＦＦ信号を交互にアサートしまたディアサートする。すなわち、ＯＮ／ＯＦＦ信号がアサートされたとき、電圧ＶＳＵＢは上限電圧に達するまで増加する。そのとき、電圧調整器２０はＯＮ／ＯＦＦ信号をディアサートし、充電ポンプ１８は電圧ＶＳＵＢが下限まで下がるまでポンピングを停止する。その点で、ＯＮ／ＯＦＦ信号が再びアサートされ、充電ポンプ１８は「ポンピング」を始め、そしてＶＳＵＢが増加する。メモリ１０の正常動作中に、ＯＮ／ＯＦＦ信号のアサートおよびディアサートは多かれ少なかれ周期的である。さらに、メモリ１０の電圧または温度が高くなったとき、電圧調整器２０は、より頻繁に充電ポンプ１８をオン・オフする。
充電ポンプ１８の制御の外に、電圧調整器２０は、本発明に従ってメモリ・アレイ１２のリフレッシュ・タイミングを制御するために使用される。すなわち、メモリ１０の温度変化および電圧変化による電圧調整器２０の切換え動作の変化を使用して、リフレッシュ計数器２２を介してメモリ・アレイ１２のリフレッシュ頻度を変える。リフレッシュ計数器２２は、電圧調整器２０に結合されＯＮ／ＯＦＦ信号を受け取るクロック入力端子（ＣＬＫ）、および「ＲＥＦＲＥＳＨ ＲＥＱＵＥＳＴ」と表示したリフレッシュ要求信号を供給する出力端子を有する。リフレッシュ計数器２２を使用して、調整器ＯＮ／ＯＦＦサイクルをリフレッシュ・タイミングに変換し、ＯＮ／ＯＦＦサイクルの温度および電圧変化を利用してリフレッシュ速度を変える。先に指摘したように、温度および電圧変化は、メモリ・セル・コンデンサからの電荷漏れに影響を及ぼす。したがって、メモリ１０の温度または電圧が増すにつれて、メモリ・アレイをリフレッシュする必要がある速度は増すことになる。チップ温度が変化するときの調整器２０のＯＮ／ＯＦＦ出力の頻度の変化は、一次のオーダで、アレイ・セル漏れを追跡する。これは、電圧ＶＳＵＢが、チップ電圧および温度に応じて、メモリ・セル・コンデンサからの電荷漏れと同じように漏れ、充電ポンプをより頻繁にオンにすることを要求するからである。
例示の実施形態では、計数器は従来のモジュロ計数器である。計数器は、計数器が所定の計数値に達する度にＲＥＦＲＥＳＨ ＲＥＱＵＥＳＴ信号をアサートするように設計されている。他の実施形態では、異なる型の計数器を使用することが可能である。リフレッシュ計数器２２は、プログラム可能ヒューズ回路２６を含む。プログラム可能ヒューズ回路２６は、複数のヒューズ２８、３０および３２を含む。複数のヒューズ２８、３０およ
び３２のうちの１つまたは複数を「飛ばし」て、リフレッシュ・サイクル間のＯＮ／ＯＦＦサイクルの数に対応する所定計数値を任意の半導体チップまたはウエハについて上げるかまたは下げるかして、工程差による漏れの違いを補償することが可能である。補償すべき漏れ速度は、最良チップから最悪チップの範囲で桁のオーダで変化することがある。例示の実施形態では、複数のヒューズ２８、３０および３２は、電気的に飛ばす。他の実施形態では、複数のヒューズは、レーザで飛ばすことが可能であり、または、複数の不揮発性レジスタ・ビットまたは同様なものを含むことができる。
本発明の他の態様に従って、工程変動によるメモリ１０の潜在的なリフレッシュ速度は、ＢＩＳＴ回路２４を使用してウエハ・レベルの試験中に決定することが可能である。リフレッシュ速度試験は、大部分の試験よりもはるかに長くかつはるかに費用がかかるので、チップを並列に試験して、実効試験時間を減らし、その結果コストを下げなければならない。チップを並列に試験する１つの方法は、ウエハ・レベルの試験を使用することによる。ウエハ・レベルの試験では、ウエハ上のチップの全てまたは大きな部分集合を並列にプローブで探りかつ試験して、全体的な試験時間を減らす。
ＢＩＳＴ回路２４は、メモリ・アレイ１２を試験するための試験データおよび制御信号を受け取りかつ供給するように、ブロック１４に双方向的に結合されている。また、ＢＩＳＴ回路２４は、「ＢＩＳＴ ＲＥＦＲＥＳＨ ＣＯＮＴＲＯＬ」と表示したフレッシュ制御信号を供給する。さらに、ＢＩＳＴ回路２４は、シリアル試験入力データＳＩＮを受け取り、シリアル試験出力データＳＯＵＴを供給し、さらに制御信号ＢＩＳＴ ＣＯＮＴＲＯＬを受け取る。集積回路メモリ１０の境界を画定する破線で示すように、信号ＳＩＮ、ＳＯＵＴ、およびＢＩＳＴ ＣＯＮＴＲＯＬは、集積回路メモリ１０の外に経路設定される。
図２は、本発明に従ったウエハ・プローブ試験中の半導体ウエハ３８の上面図を示す。半導体ウエハ３８は、集積回路メモリ１０のような複数の集積回路を含み、この集積回路は従来の半導体加工を使用して形成される。製造工程中に、ウエハ３８は個々の「チップ」に分割される。個々のチップは、分離された後でさらに他の加工を受ける。しかし、分離される前に、「ウエハ・プローブ」または「ウエハ・レベル試験」として知られている手順中に、ウエハ上の集積回路を試験することが可能である。ウエハ・レベル試験では、ウエハは、プローブ・パッド４８、５０、５２、５４、５６、および５８のような複数のプローブ・パッドを含む。プローブ・パッドにウエハ・プローブ針を接触させる。図２のプローブ針６０および６２のようなウエハ・プローブ針を使用して、試験装置とウエハ上に形成された電気回路との間に電気接触を実現する。他の実施形態では、ウエハ３８に電気的に接触するために、バンプ付き膜または他のウエハ接触技術を使用することができる。
ダイシング・レーン（ｄｉｃｉｎｇ ｌａｎｅ）が、ウエハ３８上の個々の各チップの間に含まれている。例えば、ダイシング・レーン４０および４２が図２で縦方向に走り、またダイシング・レーン４４および４６が横方向に走っている。ダイシング・レーンは、ウエハを個々のチップに切り離すためにウエハが切断される領域を画定する。しかし、切り離される前には、ダイシング・レーンは、試験信号を各チップまで経路設定するための好都合な場所を提供する。図１に示す実施形態では、信号ＳＩＮ、ＳＯＵＴ、およびＢＩＳＴ ＣＯＮＴＲＯＬは、集積回路メモリ１０を有するチップをプローブ・パッドに結合するようにダイシング・レーン中に経路設定される。
ＢＩＳＴ回路２４は、ウエハ３８上の各集積回路に含まれ、そしてウエハ３８のウエハ・プローブ中に、複数の集積回路メモリのメモリ・アレイのリフレッシュ時間を個々に試験するために使用される。例えば、図１および図２を参照して、集積回路メモリ１０を試
験すべき時、試験データＳＩＮをＢＩＳＴ回路２４に取り込む。ＢＩＳＴ ＲＥＦＲＥＳＨ ＣＯＮＴＲＯＬ信号を使用してリフレッシュ動作を起動することが可能である。試験結果は、ＳＯＵＴデータとして取り出される。隣り合うチップのＳＩＮピンおよびＳＯＵＴピンは、通常、ダイシング・レーンを通して走査チェーン中に一緒に結合されるので、チェーン中のチップ全ての試験結果は単一パッドから調べることができる。ＳＯＵＴデータは、チップが合格したかどうか、不良セルおよび不良アドレスを含むことができる。試験結果を使用すると、チップごとにリフレッシュ計数器２２を使用してリフレッシュ時間を調整することが可能である。さらに、試験の結果を使用して、リフレッシュ時間に従ってチップを箱に入れること、すなわち選別することができる。
図３は、流れ図の形で、図１の複数の集積回路メモリを有するウエハ３８を試験する方法７０を示す。例示の実施形態では、方法７０は、ウエハ・レベルのバーンイン中に行われる。他の実施形態では、方法７０は、他のウエハ・レベル試験環境で使用することが可能である。
ステップ７２で、複数の集積回路メモリを有する半導体ウエハが供給される。ステップ７３で、ウエハの温度が所定の試験温度に調整される。例示の実施形態では、試験温度は室温よりも十分に高く、例えば摂氏１００度である。他の実施形態では、試験温度はほぼ室温であるか、または室温よりも十分に下であることがある。ステップ７４で、ウエハ試験パッドにウエハ・プローブ針を接触させて、試験中のチップと試験装置との間に電気接続を実現する。
ステップ７６で、複数のメモリ集積回路チップの最大リフレッシュ速度を並列にＢＩＳＴで試験して、特定のチップのメモリ・セルが不合格になったときを決定し、その結果を複数の集積回路の各々について記録する。
ステップ７８で、複数のメモリ集積回路の電荷蓄積能力を解析して、チップごとのリフレッシュ速度および対応するヒューズ座標を決定する。ステップ８０で、複数の集積回路のプログラム可能ヒューズ回路を、計算されたヒューズ座標でプログラムする。ヒューズは、電気的か、レーザを用いてか、またはその他で飛ばすことが可能である。
これによって、個々のチップの工程変動に関して最適なリフレッシュ速度で、各チップをリフレッシュすることが可能になる。特定の温度に対して確実なデータ記憶を実現するために必要な程度だけ頻繁にメモリをリフレッシュするので、最悪の場合の温度に基づいたより高い固定リフレッシュ速度を使用するメモリに比べて、メモリの電力消費は減少する。
さらに他の実施形態では、チップは、従来のバーンイン・プリント回路基板を使用して「基板レベルのバーンイン」で試験することが可能である。ＢＩＳＴ制御信号ＢＩＳＴ ＣＯＮＴＲＯＬおよびシリアル・データ信号ＳＩＮおよびＳＯＵＴは、基板配線を使用して経路設定される。試験は、一般に、図３に関して先に説明した通りであり、最初に試験すべきパッケージされた集積回路がバーンイン用プリント回路基板の試験ソケットに挿入される。一般的なバーンイン基板は、８個以上のパッケージされた集積回路の並列試験に対応するのに十分な試験ソケットを有する。パッケージされた集積回路は、試験温度に引き上げられる。試験温度にある間、集積回路メモリの電荷保持が測定される。そして、パッケージされた集積回路の電荷蓄積能力を解析して、リフレッシュ速度が決定される。最後に、プログラム可能ヒューズ回路２６が、リフレッシュ計数器にリフレッシュ速度をプログラムするように設定される。図２に関連して先に述べたように、各パッケージされた集積回路のリフレッシュ速度は個々に決定することが可能である。基板レベルのバーンインとウエハ・レベルのバーンインとの１つの差は、チップが既にパッケージされているの
でヒューズを電気的に飛ばさなければならないことである。基板レベルのバーンインの不利点は、ウエハ・レベルのバーンインに比べてより少ない集積回路メモリを並列に試験することが可能なことである。しかし、パッケージされた集積回路のバーンイン時間は通常ＢＩＳＴ試験時間よりもはるかに長いので、本発明に従ったリフレッシュ試験は、基板レベルのバーンイン時間を延長することにならない。
例示の目的のために本明細書で選ばれた実施形態に対する様々な変化および修正が、容易に当業者の心に浮かぶであろう。例えば、トランジスタの伝導型、トランジスタの型、その他の変更は容易に行うことが可能である。そのような修正および変更が本発明の範囲を逸脱しない限りで、その修正および変更は本発明の範囲内に含まれる意図であり、本発明の範囲は次の特許請求の範囲の公正な解釈によってのみ評価される。
本発明に従った集積回路メモリを示すブロック図。 本発明に従ったウエハ・プローブ試験中の半導体ウエハを示す上面図。 図１の集積回路を試験する方法を示す流れ図。

Claims (9)

  1. 格納されたデータを維持するために周期的なリフレッシュを必要とする複数のメモリ・セルと、
    同複数のメモリ・セルに接続された、基板バイアスを供給するための充電ポンプと、
    同充電ポンプに接続された、該基板バイアスの電圧レベルを制御するポンプ・イネーブル信号を供給するための電圧調整器と、
    該ポンプ・イネーブル信号を受け取るように該電圧調整器に接続された入力端子を有し、かつ応答してリフレッシュ・タイミング信号を供給するリフレッシュ計数器と、
    同リフレッシュ・タイミング信号を受け取るように接続され、かつ応答して該複数のメモリ・セルのリフレッシュ動作を制御するリフレッシュ制御回路と、からなるメモリ。
  2. 前記複数のメモリ・セルおよび前記複数の試験メモリ・セルがダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・セルである請求項１に記載のメモリ。
  3. 前記複数のメモリ・セルのリフレッシュ速度が、前記ポンプ・イネーブル信号に応じて前記リフレッシュ計数器によって調整される請求項１に記載のメモリ。
  4. 前記リフレッシュ計数器の計数器値が調整可能である請求項１に記載のメモリ。
  5. 前記メモリが集積回路チップの部分であり、複数の該集積回路チップが半導体ウエハに含まれ、そしてプログラム可能ヒューズ回路が、前記半導体ウエハのウエハ・プローブ試験中に、前記リフレッシュ計数器の計数速度を調整するように使用される請求項４に記載のメモリ。
  6. 前記ウエハ・プローブ試験中に試験データを前記複数のメモリ・セルに取り込みまた前記複数のメモリ・セルから取り出すための内蔵自己試験（ＢＩＳＴ）回路を更に備える請求項５に記載のメモリ。
  7. 前記リフレッシュ速度が温度で変化する請求項１に記載のメモリ。
  8. 複数の集積回路メモリを試験する方法であって、集積回路メモリの各々が、格納されたデータを維持するために周期的なリフレッシュを必要とする複数のメモリ・セルを有し、
    該複数の集積回路メモリを有する半導体ウエハを供給する工程であって、該複数の集積回路メモリの各々が、リフレッシュ・タイミング信号をリフレッシュ制御回路に供給して該複数のメモリ・セルのリフレッシュ速度を制御するリフレッシュ計数器を有するものである工程と、
    該複数の集積回路メモリの各々に、該リフレッシュ制御回路に結合されたプログラム可能ヒューズ回路を設ける工程と、
    該複数の集積回路メモリの各々の該複数のメモリ・セルに試験データを取り込みまた該複数のメモリ・セルから取り出すための内蔵自己試験（ＢＩＳＴ）回路を該複数の集積回路の各々に設ける工程と、
    該ＢＩＳＴ回路に結合された複数のウエハ試験パッドを該半導体ウエハに設ける工程と、
    該ウエハ試験パッドにウエハ・プローブ針を接触させる工程と、
    該複数の集積回路の各々の該複数のメモリ・セルの電荷保持能力を測定する工程と、
    該複数の集積回路の各々の該複数のメモリ・セルの電荷保持能力を解析して、該複数の集積回路の各々に対応する複数のリフレッシュ速度、１つのリフレッシュ速度を決定する工程と、
    該複数の集積回路のプログラム可能ヒューズ回路の各々を対応するリフレッシュ速度で
    プログラムする工程と、からなる方法。
  9. 前記ウエハの試験温度を調整する工程を更に備える請求項８に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012514286A (ja) * 2008-12-30 2012-06-21 マイクロン テクノロジー， インク． 可変式メモリリフレッシュ装置および方法

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646942B2 (en) * 2001-10-09 2003-11-11 Micron Technology, Inc. Method and circuit for adjusting a self-refresh rate to maintain dynamic data at low supply voltages
JP4194561B2 (ja) * 2003-04-23 2008-12-10 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US20050138497A1 (en) * 2003-12-19 2005-06-23 Hassan Mohamed A. Apparatus and method for testing a flash memory unit
US20050149786A1 (en) * 2003-12-19 2005-07-07 Hassan Mohamed A. Apparatus and method for determining threshold voltages in a flash memory unit
US7099221B2 (en) 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
US7116602B2 (en) * 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7233538B1 (en) 2004-08-02 2007-06-19 Sun Microsystems, Inc. Variable memory refresh rate for DRAM
US6965537B1 (en) 2004-08-31 2005-11-15 Micron Technology, Inc. Memory system and method using ECC to achieve low power refresh
US7436727B2 (en) * 2004-09-30 2008-10-14 Intel Corporation Method and apparatus to control a power consumption of a memory device
US7135909B1 (en) 2005-05-17 2006-11-14 Sigmatel, Inc. Temperature sensor circuit and system
KR100670657B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 반도체 메모리 소자
US7565479B2 (en) * 2005-08-04 2009-07-21 Rambus Inc. Memory with refresh cycle donation to accommodate low-retention-storage rows
US7444577B2 (en) * 2005-08-04 2008-10-28 Rambus Inc. Memory device testing to support address-differentiated refresh rates
US7734866B2 (en) * 2005-08-04 2010-06-08 Rambus Inc. Memory with address-differentiated refresh rate to accommodate low-retention storage rows
KR100700331B1 (ko) * 2005-08-17 2007-03-29 주식회사 하이닉스반도체 셀프 리프레쉬 전류 제어 장치
KR100794992B1 (ko) * 2005-12-29 2008-01-16 주식회사 하이닉스반도체 기판 바이어스 전압 발생 장치 및 방법
US7894289B2 (en) 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
KR100842744B1 (ko) * 2006-11-20 2008-07-01 주식회사 하이닉스반도체 클럭조절회로 및 이를 이용한 전압펌핑장치
KR100900784B1 (ko) * 2007-01-03 2009-06-02 주식회사 하이닉스반도체 반도체메모리소자
CN101601098A (zh) * 2007-02-01 2009-12-09 富士通株式会社 监视老化试验装置和监视老化试验方法
US20080239852A1 (en) * 2007-03-28 2008-10-02 Reza Jazayeri Test feature to improve DRAM charge retention yield
KR100856060B1 (ko) * 2007-04-06 2008-09-02 주식회사 하이닉스반도체 반도체메모리소자의 내부리프레쉬신호 생성장치
US7545698B2 (en) * 2007-06-28 2009-06-09 Intel Corporation Memory test mode for charge retention testing
US7888955B2 (en) * 2007-09-25 2011-02-15 Formfactor, Inc. Method and apparatus for testing devices using serially controlled resources
KR100940028B1 (ko) * 2007-11-30 2010-02-04 엘지전자 주식회사 디지털 인터페이스 아이씨의 입력 전압 자동 조절장치
US7551505B1 (en) * 2007-12-05 2009-06-23 Qimonda North America Corp. Memory refresh method and apparatus
KR100913960B1 (ko) 2007-12-14 2009-08-26 주식회사 하이닉스반도체 빌트인 셀프 스트레스 제어 퓨즈장치 및 그 제어방법
KR100922884B1 (ko) * 2009-03-03 2009-10-20 주식회사 하이닉스반도체 반도체메모리소자
US9490003B2 (en) 2011-03-31 2016-11-08 Intel Corporation Induced thermal gradients
US9658678B2 (en) 2011-03-31 2017-05-23 Intel Corporation Induced thermal gradients
KR101873526B1 (ko) * 2011-06-09 2018-07-02 삼성전자주식회사 에러 정정회로를 구비한 온 칩 데이터 스크러빙 장치 및 방법
US9159396B2 (en) * 2011-06-30 2015-10-13 Lattice Semiconductor Corporation Mechanism for facilitating fine-grained self-refresh control for dynamic memory devices
US8650353B2 (en) * 2011-07-01 2014-02-11 Intel Corporation Apparatus, system, and method for refreshing non-volatile memory
US8605489B2 (en) 2011-11-30 2013-12-10 International Business Machines Corporation Enhanced data retention mode for dynamic memories
DE112011105998T5 (de) 2011-12-23 2014-09-18 Intel Corporation Speicheroperationen unter Verwendung von Systemtemperatursensordaten
US9224449B2 (en) 2013-03-11 2015-12-29 Nvidia Corporation Variable dynamic memory refresh
KR102105894B1 (ko) * 2013-05-30 2020-05-06 삼성전자주식회사 휘발성 메모리 장치 및 그것의 리프레쉬 방법
KR20160099887A (ko) * 2015-02-13 2016-08-23 에스케이하이닉스 주식회사 리프레쉬 신호 생성 회로 및 이를 이용한 반도체 장치
KR102377453B1 (ko) * 2015-11-05 2022-03-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
DE102016124962A1 (de) * 2016-12-20 2018-06-21 Infineon Technologies Ag Speichervorrichtung und Verfahren zum Steuern einer Speicherunterstützungsfunktion
US10282105B2 (en) * 2017-01-20 2019-05-07 International Business Machines Corporation Extending shelf life of non-volatile memory devices
US10153032B1 (en) * 2017-06-12 2018-12-11 Nanya Technology Corporation Pump system of a DRAM and method for operating the same
US10572183B2 (en) * 2017-10-18 2020-02-25 Advanced Micro Devices, Inc. Power efficient retraining of memory accesses
CN113936733A (zh) * 2021-10-15 2022-01-14 西安紫光国芯半导体有限公司 三维集成电路晶圆的测试方法、测试装置和三维集成电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02214091A (ja) * 1989-02-13 1990-08-27 Mitsubishi Electric Corp 半導体記憶装置用リフレッシュタイマ
JPH0991961A (ja) * 1995-09-26 1997-04-04 Fujitsu Ltd 半導体集積回路装置
JPH10289573A (ja) * 1997-02-17 1998-10-27 Sharp Corp 半導体記憶装置
JPH1186598A (ja) * 1997-05-30 1999-03-30 Motorola Inc 組込みテスト回路を使用したｄｒａｍにおけるデータ保持時間を検証しかつ特性付けるための方法および装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766660B2 (ja) * 1985-03-25 1995-07-19 株式会社日立製作所 ダイナミツク型ｒａｍ
JP2977385B2 (ja) * 1992-08-31 1999-11-15 株式会社東芝 ダイナミックメモリ装置
KR0122107B1 (ko) * 1994-06-04 1997-12-05 김광호 저전력 셀프리프레쉬 및 번-인 기능을 가지는 반도체메모리장치
US5619468A (en) * 1995-12-07 1997-04-08 Advanced Micro Devices, Inc. Two-stage memory refresh circuit
US5593903A (en) * 1996-03-04 1997-01-14 Motorola, Inc. Method of forming contact pads for wafer level testing and burn-in of semiconductor dice
JPH1196755A (ja) * 1997-09-25 1999-04-09 Mitsubishi Electric Corp Ｄｒａｍ搭載の集積回路
KR100363105B1 (ko) * 1998-12-23 2003-02-19 주식회사 하이닉스반도체 셀 리키지 커런트 보상용 셀프 리프레쉬 장치
JP4641094B2 (ja) * 2000-11-17 2011-03-02 富士通セミコンダクター株式会社 半導体メモリ
US6483764B2 (en) * 2001-01-16 2002-11-19 International Business Machines Corporation Dynamic DRAM refresh rate adjustment based on cell leakage monitoring
US6438057B1 (en) * 2001-07-06 2002-08-20 Infineon Technologies Ag DRAM refresh timing adjustment device, system and method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02214091A (ja) * 1989-02-13 1990-08-27 Mitsubishi Electric Corp 半導体記憶装置用リフレッシュタイマ
JPH0991961A (ja) * 1995-09-26 1997-04-04 Fujitsu Ltd 半導体集積回路装置
JPH10289573A (ja) * 1997-02-17 1998-10-27 Sharp Corp 半導体記憶装置
JPH1186598A (ja) * 1997-05-30 1999-03-30 Motorola Inc 組込みテスト回路を使用したｄｒａｍにおけるデータ保持時間を検証しかつ特性付けるための方法および装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012514286A (ja) * 2008-12-30 2012-06-21 マイクロン テクノロジー， インク． 可変式メモリリフレッシュ装置および方法
US8797818B2 (en) 2008-12-30 2014-08-05 Micron Technology, Inc. Variable memory refresh devices and methods

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