JP2006310700A - 電子部品 - Google Patents

Abstract

【課題】 素体の角部表面の露出と実装不良の発生とを確実に防止することができる電子部品を提供する。
【解決手段】 電子部品１は、寸法が０．６ｍｍ×０．３ｍｍ×０．３ｍｍである略直方体状の素体３と、素体３の両端部に設けられた端子電極４Ａ，４Ｂとを備えている。端子電極４Ａは、素体３の端面３ａを覆うと共に端面３ａから角部５を介して側面３ｃ〜３ｆに回り込むように形成された焼付電極層８Ａを有し、端子電極４Ｂは、素体３の端面３ｂを覆うと共に端面３ｂから角部５を介して側面３ｃ〜３ｆに回り込むように形成された焼付電極層８Ｂを有している。素体３の各角部５の曲率半径ｒは１０〜３０μｍであり、素体３の長手方向に沿った焼付電極層８Ａ，８Ｂの最大厚み寸法をＴ、素体３の角部５にかかる焼付電極層８Ａ，８Ｂの最小厚み寸法をＲとしたときに、Ｔ−Ｒ≦１２μｍである。
【選択図】 図２

Description

本発明は、例えば積層型コンデンサや積層型インダクタ等の電子部品に関するものである。

近年、電子機器の小型化を図るべく、実装基板上に実装される電子部品の小型化の要求が高くなってきている。このような電子部品としては、例えば特許文献１に記載されているチップ型電子部品が知られている。この文献に記載のチップ型電子部品は、長手方向の長さが０．６ｍｍ以下、高さ方向の長さが０．３ｍｍ以下、幅方向の長さが０．３ｍｍ以下である直方体状のセラミック素体と、このセラミック素体の両端面からセラミック素体の側面に回り込むように形成された１対の外部電極とを備えている。
特開２００１−２１０５４５号公報

しかしながら、上記従来技術では、電子部品の搬送時や製造過程において、電子部品同士が接触したり、電子部品と治具とが接触することで、素体の角部上の電極層が剥がれて、素体の角部表面が露出することがあった。また、上記従来技術では、電子部品を半田で実装基板に実装する際に、電子部品が実装基板に対して立った状態となることを確実に防止するのは困難であり、結果的に電子部品の実装不良が生じることがあった。

本発明の目的は、素体の角部表面の露出と実装不良の発生とを確実に防止することができる電子部品を提供することである。

本発明者らは、小型の電子部品を構成する素体及び端子電極の構造について鋭意検討を重ねた結果、素体の角部の曲率半径、素体の角部にかかる電極層の最小厚み寸法が適切でないと、素体の角部表面が露出しやすくなり、素体の角部の曲率半径、素体の長手方向に沿った電極層の最大厚み寸法、素体の角部にかかる電極層の最小厚み寸法が適切でないと、電子部品を半田で実装基板に実装する際に、電子部品が実装基板に対して立った状態になりやすくなるという新たな事実を見出し、本発明を完成させるに至った。

即ち、本発明は、長手方向の長さが０．６ｍｍ以下であり、高さ方向の長さが０．３ｍｍ以下であり、幅方向の長さが０．３ｍｍ以下である略直方体状の素体と、素体の長手方向の両端部に設けられた１対の端子電極とを備えた電子部品であって、端子電極は、素体の端面を覆うと共に端面から素体の角部を介して素体の側面に回り込むように形成された電極層を有し、素体の角部の曲率半径が１０〜３０μｍであり、素体の長手方向に沿った電極層の最大厚み寸法をＴ、素体の角部にかかる電極層の最小厚み寸法をＲとしたときに、Ｔ−Ｒ≦１２μｍであることを特徴とするものである。

このような電子部品において、素体の両端部に端子電極を形成する場合には、例えば素体の端面を覆うと共に当該端面から素体の側面に回り込むように導電ペーストを塗布し、その状態で導電ペーストの焼き付けを行う。このとき、素体の角部の曲率半径が１０μｍ以上となっているので、素体の角部に導電ペーストが付着しやすくなり、最終的に素体の角部にかかる電極層の最小厚み寸法Ｒが大きくなる。このことは、本発明者らの実験等によって明らかにされている。従って、電子部品の搬送時や製造過程において、電子部品同士が接触したり、電子部品と治具とが接触しても、素体の角部上の電極層が容易に剥がれることは無い。これにより、素体の角部表面の露出を確実に防止することができる。

また、素体の角部の曲率半径は３０μｍ以下であり、素体の角部の丸みが大きすぎることは無い。これに加え、素体の長手方向に沿った電極層の最大厚み寸法Ｔから素体の角部にかかる電極層の最小厚み寸法Ｒを減じた値が１２μｍ以下であることにより、電極層における素体の角部を覆う部分の丸みが十分抑えられることになる。このため、電子部品を半田で実装基板に実装する際に、電子部品が実装基板に対して立ちにくくなる。このことは、本発明者らの実験等によって明らかにされている。これにより、電子部品は半田実装基板上に安定して載置されるため、電子部品の実装不良の発生を確実に防止することができる。

好ましくは、素体の長手方向に沿った電極層の厚み寸法Ｔが６〜１５μｍである。この場合には、素体の角部表面の露出防止と電子部品の実装不良の発生防止との両立がより確実に図れることが、本発明者らの実験等によって明らかにされている。

また、好ましくは、角部にかかる電極層の最小厚み寸法Ｒが１〜３μｍである。この場合にも、素体の角部表面の露出防止と電子部品の実装不良の発生防止との両立がより確実に図れることが、本発明者らの実験等によって明らかにされている。

さらに、好ましくは、端子電極は、電極層の表面に形成された金属めっき層を更に有する。この場合には、電極層が金属めっき層によって保護されることになるため、例えば電子部品を半田で実装基板に実装する際に、電極層の半田喰われを防止することができる。

本発明によれば、電子部品における素体の角部表面の露出を確実に防止できるので、電子部品の小型化に十分対処することが可能となる。また、実装基板に対する電子部品の実装不良の発生を確実に防止できるので、当該電子部品を含む電子機器の小型化を図りつつ、高品質の電子機器を得ることが可能となる。

以下、本発明に係わる電子部品の好適な実施形態について、図面を参照して詳細に説明する。

図１は、本発明に係わる電子部品の一実施形態を示す斜視図である。同図において、本実施形態の電子部品１は積層型チップコンデンサであり、実装基板２に実装される。電子部品１は、略直方体状の素体３と、この素体３の長手方向の両端部に設けられた１対の端子電極４Ａ，４Ｂとを備えている。

素体３の長手方向の長さＬは０．６ｍｍ程度であり、素体３の高さ方向の長さＨは０．３ｍｍ程度であり、素体３の幅方向の長さＷは０．３ｍｍ程度である。本実施形態の電子部品１は、いわゆる０６０３タイプの積層型チップコンデンサである。素体３は、端面（長手方向の両端の面）３ａ，３ｂと側面３ｃ〜３ｆとを有している。ここでは、素体３の側面３ｄを実装基板２に対する実装面としている。素体３の各角部５は、所定の曲率半径（後述）をもった丸みを有している。

素体３は、図２に示すように、複数の誘電体層６と複数の内部電極７Ａと複数の内部電極７Ｂとが積層されてなる構造を有している。内部電極７Ａと内部電極７Ｂとは、誘電体層６を介して交互に積層されている。内部電極７Ａは素体３の端面３ａに露出し、内部電極７Ｂは素体３の端面３ｂに露出している。誘電体層６は、例えばＢａＴｉＯ_３系セラミックやＣａＺｒＯ_３系セラミック等で形成されている。内部電極７Ａ，７Ｂは、例えばＰｄ、Ａｇ／Ｐｄ合金、Ｎｉ、Ｎｉ合金等で形成されている。

端子電極４Ａは、各内部電極７Ａと電気的に接続され、端子電極４Ｂは、各内部電極７Ｂと電気的に接続されている。端子電極４Ａは、素体３の端面３ａを覆うと共に当該端面３ａから４つの角部５を介して側面３ｃ〜３ｆに回り込むように形成された焼付電極層８Ａを有している。焼付電極層８Ａの表面にはＮｉめっき層９Ａが形成され、このＮｉめっき層９Ａ上にはＳｎめっき層１０Ａが形成されている。端子電極４Ｂは、素体３の端面３ｂを覆うと共に当該端面３ｂから４つの角部５を介して側面３ｃ〜３ｆに回り込むように形成された焼付電極層８Ｂを有している。焼付電極層８Ｂの表面にはＮｉめっき層９Ｂが形成され、このＮｉめっき層９Ｂ上にはＳｎめっき層１０Ｂが形成されている。

焼付電極層８Ａ，８Ｂは、例えば銅ペーストや銀ペースト等の導電ペーストを塗布し、焼き付けることにより形成される。Ｎｉめっき層９Ａ，９Ｂは、半田により電子部品１を実装基板２に実装する際に、焼付電極層８Ａ，８Ｂの半田喰われを防ぐための層である。Ｓｎめっき層１０Ａ，１０Ｂは、半田により電子部品１を実装基板２に実装する際に、実装基板２上の電極パッド２ａに端子電極４Ａ，４Ｂが付きやすくするための層である。

このような電子部品１において、図３に示すように、素体３の各角部５の曲率半径ｒは１０〜３０μｍとなっている。また、素体３の長手方向に沿った焼付電極層８Ａ，８Ｂの最大厚み寸法をＴ、素体３の角部５にかかる焼付電極層８Ａ，８Ｂの最小厚み寸法をＲとしたときに、
Ｔ−Ｒ≦１２μｍ …（Ａ）
となっている。このとき、素体３の長手方向に沿った焼付電極層８Ａ，８Ｂの最大厚み寸法Ｔ（以下、単に焼付電極層８Ａ，８ＢのＴ寸法という）は、６〜１５μｍであるのが好ましい。また、素体３の角部５にかかる焼付電極層８Ａ，８Ｂの最小厚み寸法Ｒ（以下、単に焼付電極層８Ａ，８ＢのＲ寸法という）は、１〜３μｍであるのが好ましい。

なお、角部５は丸みをもった領域全体をいい、焼付電極層８Ａ，８ＢのＲ寸法は、丸みをもった領域から焼付電極層８Ａ，８Ｂの表面までの距離の最小値のことである。また、焼付電極層８Ａ，８ＢのＲ寸法は、角部５の曲率半径ｒに依存するものであり、制御困難である。焼付電極層８Ａ，８ＢのＴ寸法は、例えば導電ペーストの過剰分を除去することで制御可能である。

また、Ｎｉめっき層９Ａ，９Ｂの厚みは、例えば３μｍ程度であり、Ｓｎめっき層１０Ａ，１０Ｂの厚みは、例えば４μｍ程度である。

次に、電子部品１を製造する手順について説明する。まず、例えばシート積層工法によって、内部電極７Ａ，７Ｂを有するグリーン状態の素体を作製する。このグリーン状態の素体は、後述する焼成後の寸法が０．６ｍｍ×０．３ｍｍ×０．３ｍｍとなるように構成されている。

続いて、グリーン状態の素体を純水と共にバレル機へ導入し、当該素体のバレル研磨を所定時間行うことにより、グリーン状態の素体の各角部を丸めてＲ状にする。素体の各角部の曲率半径ｒは、バレル研磨を行う時間（バレル時間）によって調整され、バレル時間が長くなるほど曲率半径ｒが大きくなる。このとき、後述する焼成後の各角部の曲率半径ｒが１０〜３０μｍとなるようにバレル研磨を行う。そして、バレル研磨後の素体を所定温度で所定時間だけ焼成する。これにより、上記の寸法をもった素体３が得られる。

続いて、素体３の両端部に端子電極４Ａ，４Ｂを形成する。具体的には、例えばペースト浸漬法によって、素体３の端面３ａ，３ｂ及び側面３ｃ〜３ｆの両端部分に導電ペーストを塗布する。そして、例えばブロット法により過剰の導電ペーストを除去する。そして、導電ペーストを所定時間乾燥させた後、導電ペーストを焼き付けることにより、焼付電極層８Ａ，８Ｂを形成する。続いて、例えば電気めっきによって、焼付電極層８Ａ，８Ｂ上にＮｉめっき層９Ａ，９Ｂ及びＳｎめっき層１０Ａ，１０Ｂを順次形成する。以上により、上記の電子部品１が完成する。

ここで、素体３の各角部５の曲率半径ｒは１０μｍ以上と比較的大きくなっているので、焼付電極層８Ａ，８Ｂの形成工程においては、素体３の各角部５に導電ペーストが付着しやすくなる。このため、その後の導電ペーストの焼き付け時に、導電ペーストの膜が島状に変化して各角部５の表面が露出してしまうことが無く、所望の曲率をもった焼付電極層８Ａ，８Ｂを各角部５に形成することが可能となる。

従って、焼付工程やめっき工程を実施した後、複数の電子部品（チップ）をまとめて搬送する際に、チップ同士が接触することで焼付電極層８Ａ，８Ｂが擦れて剥がれることが防止されるため、素体３の各角部５の表面が露出することは殆ど無い。また、めっき工程や検査工程等において何らかの治具を使用する場合に、チップと治具とが接触することで素体３の各角部５の表面が露出することも殆ど無い。

このようにして得られた電子部品１を実装基板２に実装する場合には、素体３の側面（実装面）３ｄを下にした状態で、半田付けにより電子部品１の端子電極４Ａ，４Ｂを実装基板２上の電極パッド２ａに接合する。

ところで、０６０３タイプの電子部品は、質量が小さいため溶融した半田上で動きやすく、半田が溶融している間に実装基板上で移動・回転してしまうことがある。例えば、電子部品の一端側が実装基板から離れて起立する現象、いわゆるチップ立ちを起こす場合がある。このように電子部品の位置や姿勢がずれた状態で半田が硬化すると、電子部品の実装不良となる。この場合には、電子部品と実装基板との電気的接続が図れなくなるので、結果的にチップコンデンサとしての機能を失ってしまう。

電子部品のチップ立ちが発生する原因の１つとしては、素体の各角部の曲率半径ｒ、素体の長手方向に沿った電極層の最大厚み寸法Ｔ、素体の角部にかかる電極層の最小厚み寸法Ｒにあることが考えられ、本発明者らによる実験やシミュレーション等でも明らかにされている。そこで、電子部品のチップ立ちを防止するためには、それらの数値を適切に設定する必要がある。

具体的には、素体３の各角部５の曲率半径ｒを３０μｍ以下とし、更に焼付電極層８Ａ，８ＢのＴ寸法及びＲ寸法を、Ｔ−Ｒ≦１２μｍを満足させるように構成する。このような規定とすることにより、端子電極４Ａ，４Ｂにおける素体３の各角部５を覆う部分には、ある程度の角みをもつようになる。このため、電子部品１を実装基板２に実装するときに、電子部品１が溶融半田上を容易に動いたり回転することは無い。これにより、電子部品１のチップ立ちの発生が防止され、電子部品１は実装基板２上に安定して配置される様になるため、電子部品１の実装不良を避けることができる。

以上のように本実施形態の電子部品１によれば、素体３の各角部５の曲率半径ｒを１０〜３０μｍとすると共に、焼付電極層８Ａ，８ＢのＴ寸法から焼付電極層８Ａ，８ＢのＲ寸法を減じた値を１２μｍ以下としたので、素体３の各角部５の表面露出と電子部品１のチップ立ちによる実装不良の発生とを確実に防止することができる。これにより、電子部品の小型化を図り、ひいては電子部品を含む電子機器の小型化を図りつつ、電子機器の品質を確保することが可能となる。

０６０３タイプの電子部品（積層型チップコンデンサ）について、素体の各角部の曲率半径ｒ、素体の長手方向に沿った焼付電極層の最大厚み寸法Ｔ、素体の角部にかかる焼付電極層の最小厚み寸法Ｒを適宜変えた複数種類のサンプルを作製し、評価を行った。具体的な評価内容は、サンプルにおける素体の角部表面が露出したか否かの確認と、サンプルを半田で実装基板に実装するときにチップ立ちが起きたか否かの確認であり、これらの確認は外観観察によって行った。

このとき、サンプルとしては、図４に示すように、素体の各角部の曲率半径ｒが５μｍ、１０μｍ、２０μｍ、３０μｍ、４０μｍのものを準備した。また、素体の材料は、ＢａＴｉＯ_３系セラミック及びＣａＺｒＯ_３系セラミックのいずれかとし、端子電極の焼付電極層の材料はＣｕとした。

素体の材料をＢａＴｉＯ_３系セラミックとしたときの実験結果を図４（ａ）に示し、素体の材料をＣａＺｒＯ_３系セラミックとしたときの実験結果を図４（ｂ）に示す。これらの図から分かるように、素体の各角部の曲率半径ｒを１０μｍ以上とした場合には、いずれのサンプルについても素体角部の表面が露出しなかった。また、素体の各角部の曲率半径ｒを３０μｍ以下とし、Ｔ−Ｒの値を１２μｍ以下とした場合には、いずれのサンプルについてもチップ立ちが生じなかった。

以上の結果から、素体の各角部の曲率半径ｒを１０〜３０μｍとし、Ｔ−Ｒの値を１２μｍ以下とすることにより、素体の角部表面の露出防止とチップ立ちの発生防止との両立が図れることが実証された。

なお、本発明に係わる電子部品は、上記実施形態に限定されるものではない。例えば、上記実施形態の電子部品は、いわゆる０６０３タイプであるが、本発明は、素体の長手方向の長さＬが０．６ｍｍ以下、素体の高さ方向の長さＨが０．３ｍｍ以下、素体の幅方向の長さＷが０．３ｍｍ以下の電子部品であれば適用可能である。このような電子部品としては、素体の寸法が０．４ｍｍ×０．２ｍｍ×０．２ｍｍである、いわゆる０４０２タイプも含まれる。

また、上記実施形態の電子部品は積層型チップコンデンサであるが、本発明は、素体の両端部に電極層が形成されてなるものであれば、特にコンデンサに限られず、インダクタ、サーミスタ、バリスタ、フィルタ等にも適用可能である。

本発明に係わる電子部品の一実施形態を示す斜視図である。 図１に示す電子部品のII−II線断面図である。 図１に示す電子部品における素体角部の曲率半径ｒ及び焼付電極層のＲ寸法及びＴ寸法を示す概念図である。 素体の各角部の曲率半径ｒ及び焼付電極層のＴ寸法及びＲ寸法を適宜変えた複数種類のサンプルを作製し、評価を行ったときの実験結果を示した表である。

符号の説明

１…電子部品、３…素体、３ａ，３ｂ…端面、３ｃ〜３ｆ…側面、４Ａ，４Ｂ…端子電極、５…角部、８Ａ，８Ｂ…焼付電極層、９Ａ，９Ｂ…Ｎｉめっき層（金属めっき層）、１０Ａ，１０Ｂ…Ｓｎめっき層（金属めっき層）。

Claims (4)

1. 長手方向の長さが０．６ｍｍ以下であり、高さ方向の長さが０．３ｍｍ以下であり、幅方向の長さが０．３ｍｍ以下である略直方体状の素体と、前記素体の長手方向の両端部に設けられた１対の端子電極とを備えた電子部品であって、
   前記端子電極は、前記素体の端面を覆うと共に前記端面から前記素体の角部を介して前記素体の側面に回り込むように形成された電極層を有し、
   前記素体の前記角部の曲率半径が１０〜３０μｍであり、
   前記素体の長手方向に沿った前記電極層の最大厚み寸法をＴ、前記素体の前記角部にかかる前記電極層の最小厚み寸法をＲとしたときに、Ｔ−Ｒ≦１２μｍであることを特徴とする電子部品。
2. 前記素体の長手方向に沿った前記電極層の最大厚み寸法Ｔが６〜１５μｍであることを特徴とする請求項１記載の電子部品。
3. 前記角部にかかる前記電極層の最小厚み寸法Ｒが１〜３μｍであることを特徴とする請求項１または２記載の電子部品。
4. 前記端子電極は、前記電極層の表面に形成された金属めっき層を更に有することを特徴とする請求項１〜３のいずれか一項記載の電子部品。