JP4222015B2

JP4222015B2 - 電子部品の製造方法

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Publication number: JP4222015B2
Application number: JP2002352810A
Authority: JP
Inventors: 重之堀江; 章博元木
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2002-12-04
Filing date: 2002-12-04
Publication date: 2009-02-12
Anticipated expiration: 2022-12-04
Also published as: JP2004186502A

Description

【０００１】
【発明の属する技術分野】
本発明は、対向し合う第１，第２の端面を有する電子部品の製造方法に関し、より詳細には、外部電極形成工程が改良された電子部品の製造方法に関する。
【０００２】
【従来の技術】
積層コンデンサなどの様々なチップ型電子部品においては、より一層の小型化が求められている。チップ型電子部品の小型化に伴って、チップ型電子部品は、リフローはんだ付けでプリント回路基板などに実装されている。
【０００３】
下記特許文献１には、このような実装方法に使用されるチップ型電子部品が開示されている。特許文献１に開示されているチップ型電子部品を図５を参照して説明する。
【０００４】
チップ型電子部品１０１では、セラミック焼結体１０２内に、内部電極１０３ａ〜１０３ｄがセラミック層を介して重なり合うように配置されている。セラミック焼結体１０２の端面１０２ａ，１０２ｂを覆うように、外部電極１０４，１０５が形成されている。外部電極１０４，１０５は、それぞれ、電極被り部１０４Ａ，１０５Ａを有する。電極被り部１０４Ａ，１０５Ａは、セラミック焼結体１０２の上面１０２ｃ、下面１０２ｄ及び一対の側面に至るように形成されている。
【０００５】
外部電極１０４，１０５は、導電ペーストの焼き付けにより構成された焼結金属層１０４ａ，１０５ａを有する。また、焼結金属層１０４ａ，１０５ａの外表面に、Ｎｉめっき層１０４ｂ，１０５ｂが形成されており、最外側表面に、Ｓｎめっき層１０４ｃ，１０５ｃが形成されている。
【０００６】
【特許文献１】
特開２００１−２１０５４５号公報
【０００７】
【発明が解決しようとする課題】
上記特許文献１に記載のチップ型電子部品では、配線基板等への実装においてリフローはんだ付け時のはんだの表面張力によりチップ型電子部品が起立するツームストーン現象が生じることがあった。また、チップ型電子部品のより一層の小型化を進めた場合、ツームストーン現象がさらに生じやすくなるため、ツームストーン現象をより確実に抑制することが求められている。
【０００８】
また、チップ型電子部品を配線基板等にリフローはんだ付けにより実装する場合、ツームストーン現象、すなわちチップの起立現象だけでなく、正しい実装位置に対して位置ずれが生じることがあるという問題もあった。
【０００９】
以上のようなツームストーン現象や電子部品の実装に際しての位置ずれは、実装に際してのはんだの外部電極上における濡れ上がり速度がばらつくことにより生じる。すなわち、ツームストーン現象は、対向している一対の外部電極において、はんだの濡れ上がり速度が異なるため、濡れ上がり速度が速い側の外部電極側にチップ型電子部品が引っ張られ、チップ型電子部品が起立することによる。
【００１０】
そこで、例えば、外部電極最外層の表面粗さを均等にして、はんだの濡れ上がり速度を各外部電極間、あるいは外部電極の各部分間で同等にすることが考えられるが、そのような方法は非常に困難であった。なお、上記特許文献１には、チップ型電子部品の形状に起因するツームストーン現象抑制の手法が開示されているが、本発明で問題とするはんだの濡れ上がり速度に起因するツームストーン現象には対処できないものである。
【００１１】
本発明の目的は、上述した従来技術の現状に鑑み、はんだの濡れ上がり速度に起因するツームストーン現象をより一層効果的に抑制でき、かつ実装に際しての上述した位置ずれを確実に抑制し得るチップ型電子部品の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本願の第１の発明は、対向し合う第１，第２の端面と、上面、下面及び一対の側面を有する電子部品素体と、前記電子部品素体の第１，第２の端面を覆うように、かつ上面、下面及び一対の側面に至る電極被り部を有するように形成された第１，第２の外部電極とを備え、前記外部電極が複数の層からなり、最外層にＳｎまたはＳｎ合金からなるめっき層を有しており、該ＳｎまたはＳｎ合金からなるめっき層の表面が酸化されて、厚さ１０〜３０ｎｍの酸化層を有するように構成されている、電子部品の製造方法であって、対向し合う第１，第２の端面を有する電子部品素体を用意する工程と、前記電子部品素体の少なくとも第１，第２の端面を覆うようにかつ最外層にＳｎまたはＳｎ合金からなるめっき層を有する外部電極を形成する工程と、前記ＳｎまたはＳｎ合金からなるめっき層を形成した後に、酸化性雰囲気下で加熱する工程とを備える、請求項１〜３のいずれかに記載の電子部品の製造方法である。
【００１３】
本願の第２の発明は、対向し合う第１，第２の端面と、上面、下面及び一対の側面を有する電子部品素体と、前記電子部品素体の第１，第２の端面を覆うように、かつ上面、下面及び一対の側面に至る電極被り部を有するように形成された第１，第２の外部電極とを備え、前記外部電極が複数の層からなり、最外層にＳｎまたはＳｎ合金からなるめっき層を有し、外部電極表面のはんだの濡れ上がり速度が、表面が酸化されていない相当のめっき層のはんだの濡れ上がり速度よりも遅くなるように該めっき層表面に酸化層が形成されている、電子部品の製造方法であって、対向し合う第１，第２の端面を有する電子部品素体を用意する工程と、前記電子部品素体の少なくとも第１，第２の端面を覆うようにかつ最外層にＳｎまたはＳｎ合金からなるめっき層を有する外部電極を形成する工程と、
前記ＳｎまたはＳｎ合金からなるめっき層を形成した後に、酸化性雰囲気下で加熱する工程とを備える、電子部品の製造方法である。
【００１４】
第１，第２の発明のある特定の局面では、電子部品素体の寸法は、１．０×０．５×０．５ｍｍ以下とされる。第１，第２の発明によれば、このような小型の電子部品であっても、本発明に従ってツームストーン現象を効果的に抑制することができ、電子部品の小型化に対応することができる。
【００１７】
本発明に係る製造方法のある特定の局面では、上記熱処理は、空気中において１５０℃の温度において３〜２４時間加熱することにより行われる。
本発明に係る製造方法の他の特定の局面では、上記熱処理は、相対湿度９０〜１００％の空気中で７０℃の温度で１２〜２４時間放置することにより行われる。
【００１８】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の具体的な実施例を説明することにより、本発明を明らかにする。
【００１９】
図１は、本発明の第１の実施例に係る電子部品の実装構造を示す正面断面図である。
電子部品１は、チップ型の積層セラミックコンデンサであり、実装基板２０上の電極ランド２１，２２にはんだ２３，２４により固定されている。電子部品１は、電子部品素体としてのセラミック焼結体２を有する。セラミック焼結体２は、対向し合う第１の端面２ａ及び第２の端面２ｂを有する。セラミック焼結体２内には、複数の内部電極３〜５がセラミック層を介して重なり合うように配置されている。内部電極３，５は端面２ａに、内部電極４は端面２ｂに引き出されている。
【００２０】
端面２ａを覆うように第１の外部電極６が形成されている。第１の外部電極６は、端面２ａを覆う部分だけでなく、セラミック焼結体２の上面２ｃ、下面２ｄ及び一対の側面上に至っている電極被り部６ａを有する。第２の端面２ｂ側にも、同様にして第２の外部電極７が形成されている。第２の外部電極７も電極被り部７ａを有する。
【００２１】
外部電極６，７は、それぞれ、最内側に導電ペーストの塗布・焼付けにより形成された電極層９，９を有する。本実施例では、電極層９は、Ｃｕペーストの焼付けにより形成されている。
【００２２】
もっとも、電極層９は、Ａｕペーストなどの他の導電ペーストの塗布・焼付けにより形成されていてもよい。
電極層９の外側に、Ｎｉめっき膜からなる電極層１０が形成されている。電極層１０の外側には、Ｓｎめっき膜よりなる電極層１１が形成されている。Ｓｎめっき膜よりなる電極層１１は、はんだとの接合性を高めるために設けられており、Ｎｉめっき膜からなる電極層１０は、下地の電極層９のはんだ喰われを防止するために設けられている。
【００２３】
本実施例の特徴は、上記電極層１１の外表面に、厚さ１０〜３０ｎｍの酸化層１２が形成されていることにある。酸化層１２は、Ｓｎめっき膜からなる電極層１１の表面が酸化することにより形成されている。
【００２４】
酸化層１２が形成されても、数μｍのうちの１０〜３０ｎｍというわずかな量であるため、はんだ付け性に問題はなく、後述の実験例から明らかなように、ツームストーン現象の発生を抑制でき、かつプリント回路基板などにリフローはんだ法により実装した際の位置ずれを効果的に抑制することができる。すなわち、最外層にＳｎめっき膜からなる電極層１１を有し、該電極層１１の表面が酸化されて酸化層１２が形成されることにより、外部電極６，７の表面のはんだの濡れ上がり速度が、酸化層１２が形成されていない場合に比べて、すなわち表面が酸化されていない相当のＳｎめっき膜に比べて、はんだの濡れ上がり速度が遅くなるように構成されている。それによって、ツームストーン現象の発生の抑制及び実装に際しての位置ずれの抑制を果たすことができる。
【００２５】
次に、具体的な実験例につき説明する。
（第１の実験例）
１０層の内部電極がセラミック焼結体２内に形成されている、長さ１．０×幅０．５×厚み０．５ｍｍのチタン酸バリウム系セラミックスよりなるセラミック焼結体２を用意した。このセラミック焼結体２の表面に、Ｃｕペーストを端面２ａ，２ｂの中央における厚みが３０μｍとなるように導電ペーストを塗布し、焼き付けることにより、電極層９を形成した。
【００２６】
次に、電極層９上に、厚み２μｍのＮｉめっき膜からなる電極層１０及び厚み４μｍのＳｎめっき膜を湿式めっき法により順次形成した。しかる後、空気中において、１５０℃の温度に、Ｓｎめっき膜が形成された電子部品１を、所定の時間放置し、Ｓｎめっき膜の表面に酸化層１２を形成した。放置時間については、下記の表１に示すように、１時間、２時間、３時間、４時間、１２時間、２４時間、４８時間または９６時間とした。
【００２７】
上記のように種々の時間高温放置された電子部品１について、外部電極表面に形成された酸化層１２の厚みをオージェ電子分析法により測定した。結果を下記の表１に示す。
【００２８】
また、上記のようにして用意された各電子部品１について、プリント回路基板上にリフローはんだ法により実装試験を行った。試験に際し、Ｓｎ−３．５Ａｇ−０．５Ｃｕ−鉛フリーペーストからなるはんだペーストを用い、電子部品１の長さ方向に対して、正しい位置よりも５０〜１５０μｍずらして実装試験を行った。リフローはんだ付けの条件は、予熱が１４０〜１６０℃及び９０秒であり、ピーク温度は２４０℃とした。また、雰囲気は空気中とした。
【００２９】
各電子部品１００個あたりについて上記実装試験を行った結果を、下記の表１に示す。なお、表１におけるセルフアラインメント不良率とは、図３に模式的に示すように、プリント回路基板上の電極ランド２１，２２に対して、電子部品１が正しい位置から矢印Ａで示すように位置ずれした状態で実装されていることを示す。また、セルフアラインメントが良好であるとは、外部電極６，７に付着したはんだの表面張力により電子部品１が電極ランド２１，２２の中央に位置されて、外部電極６，７がはんだ２３，２４により確実に電極ランド２１，２２に接合されている状態を示す。
【００３０】
【表１】

【００３１】
表１から明らかなように、上記高温放置処理により、Ｓｎめっき膜上に酸化層が形成されていることがわかる。また、高温放置時間が長くなるにつれて、酸化層の厚みが厚くなることがわかる。
【００３２】
他方、セルフアラインメント不良率評価の結果から、酸化層の厚みが１０〜３０ｎｍの場合、正しい位置から１５０μｍずらされた位置に電子部品１が配置されたとしても、溶融はんだの表面張力により電子部品１が正しい位置に実装されることがわかる。これに対して、酸化層の厚みが８μｍ以下、あるいは４２μｍ以上の場合には、セルフアラインメント不良がかなりの割合で生じることがわかる。
【００３３】
高温放置処理時間が２時間以下の場合には、１５０μｍずらされた状態ではんだ付け性を行った場合、ツームストーン現象が発生した。これは、酸化層の厚みが不十分であり、それによってリフロー時のはんだの濡れ上がり速度が遅くならないためと考えられる。
【００３４】
すなわち、図４に示すように、電極ランド２１よりも電極ランド２２側に電子部品１が寄せられて実装されようとする場合、外部電極７側における溶融はんだ２４による矢印Ｙ方向のモーメントの大きさが、外部電極６側における溶融はんだ２３の矢印Ｘ方向のモーメントより大きいため、電子部品１が、外部電極６側が上方となるように直立する現象が生じていると考えられる。これは、外部電極７の端面におけるはんだの濡れ上がり速度が、外部電極６の実装面側の電極被り部のはんだの濡れ上がり速度より速いためと考えられる。
【００３５】
つまり、外部電極における実装面の電極被り部表面のはんだの濡れ上がり速度よりも、端面上の外部電極表面のはんだの濡れ上がり速度を遅くすることで、図４の外部電極７の端面よりも速く外部電極６の実装面の電極被り部にはんだが濡れ上がり、その結果、はんだの表面張力で電子部品１は外部電極６の側に移動する。これにより、電子部品１は、外部電極７に対する矢印Ｙ方向のモーメントが生じる前に正しい位置に実装されることになる。
【００３６】
本願では、酸化層を形成することにより、外部電極における実装面の電極被り部表面のはんだの濡れ上がり速度よりも、端面上の外部電極表面のはんだの濡れ上がり速度を遅くしている。酸化層は外部電極の電極被り部及び端面の両方に同様に形成されるため、はんだの濡れ上がり速度はどちらについても遅くなるが、実装構造において外部電極端面でのはんだの濡れ上がりは垂直方向であるため重力の影響を受けるが、外部電極の電極被り部のはんだの濡れ上がりは水平方向であるためほとんど重力の影響を受けないため、結果的に、外部電極端面のはんだの濡れ上がり速度を遅くする効果が大きい。
【００３７】
但し、上述したように酸化層の厚みが不十分である場合は、外部電極における実装面の電極被り部表面のはんだの濡れ上がり速度よりも端面上の外部電極表面のはんだの濡れ上がり速度が十分に遅くならないため、図４の外部電極７の端面が外部電極６の実装面の電極被り部よりも速くはんだが濡れ上がり、ツームストーン現象が生じる。
【００３８】
従って、酸化層によって、外部電極における実装面の電極被り部表面のはんだの濡れ上がり速度よりも、端面上の外部電極表面のはんだの濡れ上がり速度を遅くすることでツームストーン現象の発生及び実装時のセルフアラインメント性を高め得ることがわかる。
【００３９】
なお、外部電極端面のみに酸化層を形成して外部電極の電極被り部には酸化層を形成しないようにしたり、外部電極端面側の酸化層の厚みを外部電極の電極被り部の酸化層の厚みよりも厚くすることで、外部電極における実装面の電極被り部表面のはんだの濡れ上がり速度よりも、端面上の外部電極表面のはんだの濡れ上がり速度をさらに遅くすることも考えられる。
【００４０】
一方、高温放置処理時間が４８時間以上の場合には、酸化層の厚みが厚すぎるため、はんだ濡れ不良が生じる。そのため、はんだの濡れ上がり速度が極端に遅くなり、リフローはんだ付け中にはんだの濡れ上がりが完了しないため、上記のようにセルフアラインメント不良が発生しているものと考えられる。
【００４１】
従って、表１の結果から明らかなように、１５０℃の温度で３〜２４時間の高温放置処理を行うことにより、リフロー時のはんだの濡れ上がり速度をツームストーン現象の発生を抑制し、かつセルフアラインメント性を高め得るように作用する酸化層が形成され得ることがわかる。従って、酸化層の厚みを１０〜３０ｎｍの範囲とすることにより、ツームストーン現象の抑制及び実装時のセルフアラインメント性を効果的に高め得ることがわかる。
【００４２】
（第２の実験例）
第２の実験例では、第１の実験例と同様の積層セラミックコンデンサを電子部品１として用意した。異なるところは、１５０℃の温度に放置する処理に変えて、７０℃及び相対湿度９０〜１００％の空気中雰囲気に、所定の時間放置したことにある。すなわち、高湿度雰囲気下に、下記の表２に示すように、１時間、２時間、３時間、４時間、１２時間、２４時間、４８時間または９６時間放置する処理を行った。
【００４３】
このようにしてＳｎめっき膜表面に形成された酸化層をオージェ電子分析法により測定した。結果を下記の表２に示す。
また、実装不良試験を第１の実験例と同様にして行った。結果を下記の表２に示す。
【００４４】
【表２】

【００４５】
表２から明らかなように、耐湿放置処理が４時間以下の場合には、１５０μｍずらされた位置に実装された場合、ツームストーン現象が発生した。すなわち、第１の実験例の場合と同様に、酸化層の厚みが８ｎｍ以下と薄いため、はんだの濡れ上がり速度が遅くならず、ツームストーン現象が発生したものと考えられる。
【００４６】
他方、高湿度雰囲気において処理する時間が４８時間以上の場合には、酸化層の厚みが厚くなりすぎ、はんだ濡れ性不良により、セルフアラインメント性が低下した。
【００４７】
従って、第２の実験例によれば、相対湿度９０〜１００％及び７０℃の高湿度雰囲気での放置時間を、１２〜２４時間とすればよいことがわかる。
第１及び第２の実験例の結果に基づき、酸化層の厚みとセルフアラインメント性不良数との関係を求めた。結果を図２に示す。
【００４８】
図２から明らかなように、酸化層の厚みは１０〜３０ｎｍの範囲の場合、良好なセルフアラインメント性が実現され得ることがわかる。
なお、上記実施例では、最外層の電極層はＳｎめっき膜で形成され、Ｓｎめっき膜表面に上記高温処理または高湿度処理により酸化層が形成されていたが、Ｓｎめっき膜に代えて、Ｓｎ合金膜を用い、その表面に同様にして酸化層を形成してもよい。
【００４９】
なお、本発明に係る電子部品では、上記積層セラミックコンデンサに限らず、対向し合う第１，第２の端面を覆うように、かつ上面、下面及び一対の側面に至る電極被り部を有するように形成された第１，第２の外部電極を備える電子部品に一般に適用することができる。すなわち、チップ型積層インダクタやチップ型積層サーミスタなどにも本発明を適用することができる。また、内部電極を有しない電子部品やセラミックス以外の材料からなる電子部品素体を用いた電子部品にも本発明を適用することができる。
【００５０】
また、第１の実験例では、Ｓｎめっき膜形成後に空気中において１５０℃の温度に放置したが、上記ツームストーン現象の発生を抑制し、かつセルフアラインメント性を高める得る酸化層を形成し得る限り、空気以外の他の酸化性雰囲気下で加熱を施してもよく、雰囲気に応じて加熱温度を適宜変更してもよい。
【００５１】
さらに、上記酸化層の厚みにより、ツームストーン現象の発生及びセルフアラインメント不良を抑制し得るものであるため、酸化層を形成するための熱処理については、適切な酸化層の厚みが形成されるように、加熱温度、加熱時間及び雰囲気を制御すればよい。
【００５２】
【発明の効果】
【００５６】
本発明に係る電子部品の製造方法では、外部電極の最外層のＳｎまたはＳｎ合金からなるめっき層を形成した後に、酸化性雰囲気下で加熱される。従って、加熱によりめっき層表面に本発明におけるはんだの濡れ上がり速度を制御するための酸化層を容易に形成することができる。
【００５７】
上記熱処理は、空気中において１５０℃の温度で３〜２４時間加熱することにより行われる場合、及び相対湿度９０〜１００％の空気中で、７０℃の温度で１２〜２４時間放置することにより行われた場合、いずれにおいても、適度な厚みの酸化層を形成することができ、それによってツームストーン現象の抑制及びリフローはんだ付け法による実装不良の低減を図ることができる。電子部品素体の寸法が１．０×０．５×０．５ｍｍ以下と非常に小さい場合には、ツームストーン現象の発生が起こりやすくなる。しかしながら、本発明に従って上記酸化層が外部電極の外表面に形成されている場合、はんだの濡れ上がり速度が適度な大きさとされ、それによってツームストーン現象の発生及びリフローはんだ付け法による実装に際しての実装不良を確実に抑制することができる。すなわち、本発明は、小型の電子部品において特に効果的である。
【図面の簡単な説明】
【図１】本発明の一実施例に係る電子部品としての積層セラミックコンデンサがプリント回路基板上に実装されている状態を示す模式的正面断面図。
【図２】第１，第２の実験例の結果をまとめた図であり、Ｓｎめっき膜表面に形成された酸化層の厚みと、リフローはんだ付け法による実装試験におけるセルフアラインメント不良数との関係を示す図。
【図３】実装試験におけるセルフアラインメント不良である例を説明するための模式的正面断面図。
【図４】リフローはんだ付け中のはんだの濡れ上がり速度が第１，第２の端面間で異なる場合のモーメントの大きさの差を説明するための模式的断面図。
【図５】従来のチップ型電子部品の一例を示す縦断面図。
【符号の説明】
１…電子部品
２…セラミック焼結体
２ａ，２ｂ…第１，第２の端面
２ｃ…上面
２ｄ…下面
３〜５…内部電極
６，７…第１，第２の外部電極
６ａ，７ａ…電極被り部
８〜１０…電極層
１２…酸化層
２１，２２…電極ランド
２３，２４…はんだ

Claims

対向し合う第１，第２の端面と、上面、下面及び一対の側面を有する電子部品素体と、
前記電子部品素体の第１，第２の端面を覆うように、かつ上面、下面及び一対の側面に至る電極被り部を有するように形成された第１，第２の外部電極とを備え、
前記外部電極が複数の層からなり、最外層にＳｎまたはＳｎ合金からなるめっき層を有しており、該ＳｎまたはＳｎ合金からなるめっき層の表面が酸化されて、厚さ１０〜３０ｎｍの酸化層を有するように構成されている、電子部品の製造方法であって、
対向し合う第１，第２の端面を有する電子部品素体を用意する工程と、
前記電子部品素体の少なくとも第１，第２の端面を覆うようにかつ最外層にＳｎまたはＳｎ合金からなるめっき層を有する外部電極を形成する工程と、
前記ＳｎまたはＳｎ合金からなるめっき層を形成した後に、酸化性雰囲気下で加熱する工程とを備える、電子部品の製造方法。
対向し合う第１，第２の端面と、上面、下面及び一対の側面を有する電子部品素体と、
前記電子部品素体の第１，第２の端面を覆うように、かつ上面、下面及び一対の側面に至る電極被り部を有するように形成された第１，第２の外部電極とを備え、
前記外部電極が複数の層からなり、最外層にＳｎまたはＳｎ合金からなるめっき層を有し、外部電極表面のはんだの濡れ上がり速度が、表面が酸化されていない相当のめっき層のはんだの濡れ上がり速度よりも遅くなるように該めっき層表面に酸化層が形成されている、電子部品の製造方法であって、
対向し合う第１，第２の端面を有する電子部品素体を用意する工程と、
前記電子部品素体の少なくとも第１，第２の端面を覆うようにかつ最外層にＳｎまたはＳｎ合金からなるめっき層を有する外部電極を形成する工程と、
前記ＳｎまたはＳｎ合金からなるめっき層を形成した後に、酸化性雰囲気下で加熱する工程とを備える、電子部品の製造方法。
前記熱処理が、空気中において、１５０℃の温度で３〜２４時間加熱することにより行われる、請求項１または２に記載の電子部品の製造方法。
前記熱処理が、相対湿度９０〜１００％の空気中で、７０℃の温度で１２〜２４時間放置することにより行われる、請求項１または２に記載の電子部品の製造方法。
前記電子部品素体の寸法が、１．０×０．５×０．５ｍｍ以下である、請求項１〜４のいずれか１項に記載の電子部品の製造方法。