JP2004186502A - 電子部品、電子部品の実装構造及び電子部品の製造方法 - Google Patents
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Abstract
【解決手段】対向し合う第1,第2の端面2a,2bと、上面2cと、下面2dと一対の側面とを有する電子部品素体としてのセラミック焼結体2の第1,第2の端面2a,2bを覆うように、かつ上面2c、下面2d及び一対の側面に至る電極被り部6a,7aを有するように第1,第2の外部電極6,7が形成されており、外部電極6,7が、複数の電極層9〜11からなり、最外層の電極層11がSnまたはSn合金からなるめっき膜により構成されており、さらに電極層10の表面が酸化されて、厚さ10〜30nmの酸化層11が形成されている、電子部品1。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、対向し合う第1,第2の端面を有する電子部品の製造方法に関し、より詳細には、外部電極形成工程が改良された電子部品の製造方法に関する。
【0002】
【従来の技術】
積層コンデンサなどの様々なチップ型電子部品においては、より一層の小型化が求められている。チップ型電子部品の小型化に伴って、チップ型電子部品は、リフローはんだ付けでプリント回路基板などに実装されている。
【0003】
下記特許文献1には、このような実装方法に使用されるチップ型電子部品が開示されている。特許文献1に開示されているチップ型電子部品を図5を参照して説明する。
【0004】
チップ型電子部品101では、セラミック焼結体102内に、内部電極103a〜103dがセラミック層を介して重なり合うように配置されている。セラミック焼結体102の端面102a,102bを覆うように、外部電極104,105が形成されている。外部電極104,105は、それぞれ、電極被り部104A,105Aを有する。電極被り部104A,105Aは、セラミック焼結体102の上面102c、下面102d及び一対の側面に至るように形成されている。
【0005】
外部電極104,105は、導電ペーストの焼き付けにより構成された焼結金属層104a,105aを有する。また、焼結金属層104a,105aの外表面に、Niめっき層104b,105bが形成されており、最外側表面に、Snめっき層104c,105cが形成されている。
【0006】
【特許文献1】
特開2001−210545号公報
【0007】
【発明が解決しようとする課題】
上記特許文献1に記載のチップ型電子部品では、配線基板等への実装においてリフローはんだ付け時のはんだの表面張力によりチップ型電子部品が起立するツームストーン現象が生じることがあった。また、チップ型電子部品のより一層の小型化を進めた場合、ツームストーン現象がさらに生じやすくなるため、ツームストーン現象をより確実に抑制することが求められている。
【0008】
また、チップ型電子部品を配線基板等にリフローはんだ付けにより実装する場合、ツームストーン現象、すなわちチップの起立現象だけでなく、正しい実装位置に対して位置ずれが生じることがあるという問題もあった。
【0009】
以上のようなツームストーン現象や電子部品の実装に際しての位置ずれは、実装に際してのはんだの外部電極上における濡れ上がり速度がばらつくことにより生じる。すなわち、ツームストーン現象は、対向している一対の外部電極において、はんだの濡れ上がり速度が異なるため、濡れ上がり速度が速い側の外部電極側にチップ型電子部品が引っ張られ、チップ型電子部品が起立することによる。
【0010】
そこで、例えば、外部電極最外層の表面粗さを均等にして、はんだの濡れ上がり速度を各外部電極間、あるいは外部電極の各部分間で同等にすることが考えられるが、そのような方法は非常に困難であった。なお、上記特許文献1には、チップ型電子部品の形状に起因するツームストーン現象抑制の手法が開示されているが、本発明で問題とするはんだの濡れ上がり速度に起因するツームストーン現象には対処できないものである。
【0011】
本発明の目的は、上述した従来技術の現状に鑑み、はんだの濡れ上がり速度に起因するツームストーン現象をより一層効果的に抑制でき、かつ実装に際しての上述した位置ずれを確実に抑制し得るチップ型電子部品及びその製造方法を提供することにある。
【0012】
【課題を解決するための手段】
本願の第1の発明は、対向し合う第1,第2の端面と、上面、下面及び一対の側面を有する電子部品素体と、前記電子部品素体の第1,第2の端面を覆うように、かつ上面、下面及び一対の側面に至る電極被り部を有するように形成された第1,第2の外部電極とを備え、前記外部電極が複数の層からなり、最外層にSnまたはSn合金からなるめっき層を有しており、該SnまたはSn合金からなるめっき層の表面が酸化されて、厚さ10〜30nmの酸化層を有するように構成されている、電子部品である。
【0013】
本願の第2の発明は、対向し合う第1,第2の端面と、上面、下面及び一対の側面を有する電子部品素体と、前記電子部品素体の第1,第2の端面を覆うように、かつ上面、下面及び一対の側面に至る電極被り部を有するように形成された第1,第2の外部電極とを備え、前記外部電極が複数の層からなり、最外層にSnまたはSn合金からなるめっき層を有し、外部電極表面のはんだの濡れ上がり速度が、表面が酸化されていない相当のめっき層のはんだの濡れ上がり速度よりも遅くなるように該めっき層表面に酸化層が形成されている、電子部品である。
【0014】
第1,第2の発明のある特定の局面では、電子部品素体の寸法は、1.0×0.5×0.5mm以下とされる。第1,第2の発明によれば、このような小型の電子部品であっても、本発明に従ってツームストーン現象を効果的に抑制することができ、電子部品の小型化に対応することができる。
【0015】
本願の第3の発明は、基板と、前記基板上にリフローはんだ付けにより実装された電子部品とを備え、前記電子部品が、対向し合う第1,第2の端面を有する電子部品素体と、該電子部品素体の第1,第2の端面を覆うように、かつ第1,第2の端面に隣接する上面、下面一対の側面に至る電極被り部とを有するように形成された第1,第2の外部電極とを有し、第1,第2の外部電極において、実装面の電極被り部表面のはんだの濡れ上がり速度よりも、端面上の外部電極表面のはんだの濡れ上がり速度が遅くなるように少なくとも端面上の外部電極表面のめっき層に酸化層が形成されている、電子部品の実装構造である。
【0016】
本発明に係る電子部品の製造方法は、第1,第2の発明に係る電子部品の製造方法であり、対向し合う第1,第2の端面を有する電子部品素体を用意する工程と、前記電子部品素体の少なくとも第1,第2の端面を覆うようにかつ最外層にSnまたはSn合金からなるめっき層を有する外部電極を形成する工程と、前記SnまたはSn合金からなるめっき層を形成した後に、酸化性雰囲気下で加熱する工程とを備えることを特徴とする。
【0017】
本発明に係る製造方法のある特定の局面では、上記熱処理は、空気中において150℃の温度において3〜24時間加熱することにより行われる。
本発明に係る製造方法の他の特定の局面では、上記熱処理は、相対湿度90〜100%の空気中で70℃の温度で12〜24時間放置することにより行われる。
【0018】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の具体的な実施例を説明することにより、本発明を明らかにする。
【0019】
図1は、本発明の第1の実施例に係る電子部品の実装構造を示す正面断面図である。
電子部品1は、チップ型の積層セラミックコンデンサであり、実装基板20上の電極ランド21,22にはんだ23,24により固定されている。電子部品1は、電子部品素体としてのセラミック焼結体2を有する。セラミック焼結体2は、対向し合う第1の端面2a及び第2の端面2bを有する。セラミック焼結体2内には、複数の内部電極3〜5がセラミック層を介して重なり合うように配置されている。内部電極3,5は端面2aに、内部電極4は端面2bに引き出されている。
【0020】
端面2aを覆うように第1の外部電極6が形成されている。第1の外部電極6は、端面2aを覆う部分だけでなく、セラミック焼結体2の上面2c、下面2d及び一対の側面上に至っている電極被り部6aを有する。第2の端面2b側にも、同様にして第2の外部電極7が形成されている。第2の外部電極7も電極被り部7aを有する。
【0021】
外部電極6,7は、それぞれ、最内側に導電ペーストの塗布・焼付けにより形成された電極層9,9を有する。本実施例では、電極層9は、Cuペーストの焼付けにより形成されている。
【0022】
もっとも、電極層9は、Auペーストなどの他の導電ペーストの塗布・焼付けにより形成されていてもよい。
電極層9の外側に、Niめっき膜からなる電極層10が形成されている。電極層10の外側には、Snめっき膜よりなる電極層11が形成されている。Snめっき膜よりなる電極層11は、はんだとの接合性を高めるために設けられており、Niめっき膜からなる電極層10は、下地の電極層9のはんだ喰われを防止するために設けられている。
【0023】
本実施例の特徴は、上記電極層11の外表面に、厚さ10〜30nmの酸化層12が形成されていることにある。酸化層12は、Snめっき膜からなる電極層11の表面が酸化することにより形成されている。
【0024】
酸化層12が形成されても、数μmのうちの10〜30nmというわずかな量であるため、はんだ付け性に問題はなく、後述の実験例から明らかなように、ツームストーン現象の発生を抑制でき、かつプリント回路基板などにリフローはんだ法により実装した際の位置ずれを効果的に抑制することができる。すなわち、最外層にSnめっき膜からなる電極層11を有し、該電極層11の表面が酸化されて酸化層12が形成されることにより、外部電極6,7の表面のはんだの濡れ上がり速度が、酸化層12が形成されていない場合に比べて、すなわち表面が酸化されていない相当のSnめっき膜に比べて、はんだの濡れ上がり速度が遅くなるように構成されている。それによって、ツームストーン現象の発生の抑制及び実装に際しての位置ずれの抑制を果たすことができる。
【0025】
次に、具体的な実験例につき説明する。
(第1の実験例)
10層の内部電極がセラミック焼結体2内に形成されている、長さ1.0×幅0.5×厚み0.5mmのチタン酸バリウム系セラミックスよりなるセラミック焼結体2を用意した。このセラミック焼結体2の表面に、Cuペーストを端面2a,2bの中央における厚みが30μmとなるように導電ペーストを塗布し、焼き付けることにより、電極層9を形成した。
【0026】
次に、電極層9上に、厚み2μmのNiめっき膜からなる電極層10及び厚み4μmのSnめっき膜を湿式めっき法により順次形成した。しかる後、空気中において、150℃の温度に、Snめっき膜が形成された電子部品1を、所定の時間放置し、Snめっき膜の表面に酸化層12を形成した。放置時間については、下記の表1に示すように、1時間、2時間、3時間、4時間、12時間、24時間、48時間または96時間とした。
【0027】
上記のように種々の時間高温放置された電子部品1について、外部電極表面に形成された酸化層12の厚みをオージェ電子分析法により測定した。結果を下記の表1に示す。
【0028】
また、上記のようにして用意された各電子部品1について、プリント回路基板上にリフローはんだ法により実装試験を行った。試験に際し、Sn−3.5Ag−0.5Cu−鉛フリーペーストからなるはんだペーストを用い、電子部品1の長さ方向に対して、正しい位置よりも50〜150μmずらして実装試験を行った。リフローはんだ付けの条件は、予熱が140〜160℃及び90秒であり、ピーク温度は240℃とした。また、雰囲気は空気中とした。
【0029】
各電子部品100個あたりについて上記実装試験を行った結果を、下記の表1に示す。なお、表1におけるセルフアラインメント不良率とは、図3に模式的に示すように、プリント回路基板上の電極ランド21,22に対して、電子部品1が正しい位置から矢印Aで示すように位置ずれした状態で実装されていることを示す。また、セルフアラインメントが良好であるとは、外部電極6,7に付着したはんだの表面張力により電子部品1が電極ランド21,22の中央に位置されて、外部電極6,7がはんだ23,24により確実に電極ランド21,22に接合されている状態を示す。
【0030】
【表1】
【0031】
表1から明らかなように、上記高温放置処理により、Snめっき膜上に酸化層が形成されていることがわかる。また、高温放置時間が長くなるにつれて、酸化層の厚みが厚くなることがわかる。
【0032】
他方、セルフアラインメント不良率評価の結果から、酸化層の厚みが10〜30nmの場合、正しい位置から150μmずらされた位置に電子部品1が配置されたとしても、溶融はんだの表面張力により電子部品1が正しい位置に実装されることがわかる。これに対して、酸化層の厚みが8μm以下、あるいは42μm以上の場合には、セルフアラインメント不良がかなりの割合で生じることがわかる。
【0033】
高温放置処理時間が2時間以下の場合には、150μmずらされた状態ではんだ付け性を行った場合、ツームストーン現象が発生した。これは、酸化層の厚みが不十分であり、それによってリフロー時のはんだの濡れ上がり速度が遅くならないためと考えられる。
【0034】
すなわち、図4に示すように、電極ランド21よりも電極ランド22側に電子部品1が寄せられて実装されようとする場合、外部電極7側における溶融はんだ24による矢印Y方向のモーメントの大きさが、外部電極6側における溶融はんだ23の矢印X方向のモーメントより大きいため、電子部品1が、外部電極6側が上方となるように直立する現象が生じていると考えられる。これは、外部電極7の端面におけるはんだの濡れ上がり速度が、外部電極6の実装面側の電極被り部のはんだの濡れ上がり速度より速いためと考えられる。
【0035】
つまり、外部電極における実装面の電極被り部表面のはんだの濡れ上がり速度よりも、端面上の外部電極表面のはんだの濡れ上がり速度を遅くすることで、図4の外部電極7の端面よりも速く外部電極6の実装面の電極被り部にはんだが濡れ上がり、その結果、はんだの表面張力で電子部品1は外部電極6の側に移動する。これにより、電子部品1は、外部電極7に対する矢印Y方向のモーメントが生じる前に正しい位置に実装されることになる。
【0036】
本願では、酸化層を形成することにより、外部電極における実装面の電極被り部表面のはんだの濡れ上がり速度よりも、端面上の外部電極表面のはんだの濡れ上がり速度を遅くしている。酸化層は外部電極の電極被り部及び端面の両方に同様に形成されるため、はんだの濡れ上がり速度はどちらについても遅くなるが、実装構造において外部電極端面でのはんだの濡れ上がりは垂直方向であるため重力の影響を受けるが、外部電極の電極被り部のはんだの濡れ上がりは水平方向であるためほとんど重力の影響を受けないため、結果的に、外部電極端面のはんだの濡れ上がり速度を遅くする効果が大きい。
【0037】
但し、上述したように酸化層の厚みが不十分である場合は、外部電極における実装面の電極被り部表面のはんだの濡れ上がり速度よりも端面上の外部電極表面のはんだの濡れ上がり速度が十分に遅くならないため、図4の外部電極7の端面が外部電極6の実装面の電極被り部よりも速くはんだが濡れ上がり、ツームストーン現象が生じる。
【0038】
従って、酸化層によって、外部電極における実装面の電極被り部表面のはんだの濡れ上がり速度よりも、端面上の外部電極表面のはんだの濡れ上がり速度を遅くすることでツームストーン現象の発生及び実装時のセルフアラインメント性を高め得ることがわかる。
【0039】
なお、外部電極端面のみに酸化層を形成して外部電極の電極被り部には酸化層を形成しないようにしたり、外部電極端面側の酸化層の厚みを外部電極の電極被り部の酸化層の厚みよりも厚くすることで、外部電極における実装面の電極被り部表面のはんだの濡れ上がり速度よりも、端面上の外部電極表面のはんだの濡れ上がり速度をさらに遅くすることも考えられる。
【0040】
一方、高温放置処理時間が48時間以上の場合には、酸化層の厚みが厚すぎるため、はんだ濡れ不良が生じる。そのため、はんだの濡れ上がり速度が極端に遅くなり、リフローはんだ付け中にはんだの濡れ上がりが完了しないため、上記のようにセルフアラインメント不良が発生しているものと考えられる。
【0041】
従って、表1の結果から明らかなように、150℃の温度で3〜24時間の高温放置処理を行うことにより、リフロー時のはんだの濡れ上がり速度をツームストーン現象の発生を抑制し、かつセルフアラインメント性を高め得るように作用する酸化層が形成され得ることがわかる。従って、酸化層の厚みを10〜30nmの範囲とすることにより、ツームストーン現象の抑制及び実装時のセルフアラインメント性を効果的に高め得ることがわかる。
【0042】
(第2の実験例)
第2の実験例では、第1の実験例と同様の積層セラミックコンデンサを電子部品1として用意した。異なるところは、150℃の温度に放置する処理に変えて、70℃及び相対湿度90〜100%の空気中雰囲気に、所定の時間放置したことにある。すなわち、高湿度雰囲気下に、下記の表2に示すように、1時間、2時間、3時間、4時間、12時間、24時間、48時間または96時間放置する処理を行った。
【0043】
このようにしてSnめっき膜表面に形成された酸化層をオージェ電子分析法により測定した。結果を下記の表2に示す。
また、実装不良試験を第1の実験例と同様にして行った。結果を下記の表2に示す。
【0044】
【表2】
【0045】
表2から明らかなように、耐湿放置処理が4時間以下の場合には、150μmずらされた位置に実装された場合、ツームストーン現象が発生した。すなわち、第1の実験例の場合と同様に、酸化層の厚みが8nm以下と薄いため、はんだの濡れ上がり速度が遅くならず、ツームストーン現象が発生したものと考えられる。
【0046】
他方、高湿度雰囲気において処理する時間が48時間以上の場合には、酸化層の厚みが厚くなりすぎ、はんだ濡れ性不良により、セルフアラインメント性が低下した。
【0047】
従って、第2の実験例によれば、相対湿度90〜100%及び70℃の高湿度雰囲気での放置時間を、12〜24時間とすればよいことがわかる。
第1及び第2の実験例の結果に基づき、酸化層の厚みとセルフアラインメント性不良数との関係を求めた。結果を図2に示す。
【0048】
図2から明らかなように、酸化層の厚みは10〜30nmの範囲の場合、良好なセルフアラインメント性が実現され得ることがわかる。
なお、上記実施例では、最外層の電極層はSnめっき膜で形成され、Snめっき膜表面に上記高温処理または高湿度処理により酸化層が形成されていたが、Snめっき膜に代えて、Sn合金膜を用い、その表面に同様にして酸化層を形成してもよい。
【0049】
なお、本発明に係る電子部品では、上記積層セラミックコンデンサに限らず、対向し合う第1,第2の端面を覆うように、かつ上面、下面及び一対の側面に至る電極被り部を有するように形成された第1,第2の外部電極を備える電子部品に一般に適用することができる。すなわち、チップ型積層インダクタやチップ型積層サーミスタなどにも本発明を適用することができる。また、内部電極を有しない電子部品やセラミックス以外の材料からなる電子部品素体を用いた電子部品にも本発明を適用することができる。
【0050】
また、第1の実験例では、Snめっき膜形成後に空気中において150℃の温度に放置したが、上記ツームストーン現象の発生を抑制し、かつセルフアラインメント性を高める得る酸化層を形成し得る限り、空気以外の他の酸化性雰囲気下で加熱を施してもよく、雰囲気に応じて加熱温度を適宜変更してもよい。
【0051】
さらに、上記酸化層の厚みにより、ツームストーン現象の発生及びセルフアラインメント不良を抑制し得るものであるため、酸化層を形成するための熱処理については、適切な酸化層の厚みが形成されるように、加熱温度、加熱時間及び雰囲気を制御すればよい。
【0052】
【発明の効果】
第1の発明に係る電子部品では、外部電極が複数の層からなり、最外層にSnまたはSn合金からなるめっき層を有しており、該SnまたはSn合金からなるめっき層の表面が酸化されて、厚さ10〜30nmの酸化層が形成されているため、電子部品素体の寸法が小さくなった場合であっても、ツームストーン現象の発生を確実に抑制することができ、かつリフローはんだ付け法による実装に際してのセルフアラインメント性を高めることができ、実装不良を低減することができる。
【0053】
第2の発明に係る電子部品では、外部電極の最外層にSnまたはSn合金からなるめっき層が形成されており、該めっき層の表面に、表面が酸化されていない相当のめっき層のはんだの濡れ上がり速度よりも遅くなるように酸化層が形成されているため、電子部品素体の寸法が小さくなった場合であっても、ツームストーン現象の発生を確実に抑制することができ、かつリフローはんだ付け法による実装に際してのセルフアラインメント性を高めることができ、実装不良を低減することができる。
【0054】
電子部品素体の寸法が1.0×0.5×0.5mm以下と非常に小さい場合には、ツームストーン現象の発生が起こりやすくなる。しかしながら、本発明に従って上記酸化層が外部電極の外表面に形成されている場合、はんだの濡れ上がり速度が適度な大きさとされ、それによってツームストーン現象の発生及びリフローはんだ付け法による実装に際しての実装不良を確実に抑制することができる。すなわち、本発明は、小型の電子部品において特に効果的である。
【0055】
本発明に係る電子部品の実装構造では、第1,第2の外部電極において、実装面の電極被り部表面のはんだの濡れ上がり速度よりも、端面上の外部電極表面のはんだの濡れ上がり速度が遅くなるように少なくとも端面上の外部電極表面のめっき層に酸化層が形成されている。従って、第1,第2の発明と同様に、端面上における外部電極表面のはんだの濡れ上がり速度が適度に遅くなるため、ツームストーン現象の発生の抑制及びリフローはんだ付け法による実装に際しての実装不良を抑制することができる。
【0056】
本発明に係る電子部品の製造方法では、外部電極の最外層のSnまたはSn合金からなるめっき層を形成した後に、酸化性雰囲気下で加熱される。従って、加熱によりめっき層表面に本発明におけるはんだの濡れ上がり速度を制御するための酸化層を容易に形成することができる。
【0057】
上記熱処理は、空気中において150℃の温度で3〜24時間加熱することにより行われる場合、及び相対湿度90〜100%の空気中で、70℃の温度で12〜24時間放置することにより行われた場合、いずれにおいても、適度な厚みの酸化層を形成することができ、それによってツームストーン現象の抑制及びリフローはんだ付け法による実装不良の低減を図ることができる。
【図面の簡単な説明】
【図1】本発明の一実施例に係る電子部品としての積層セラミックコンデンサがプリント回路基板上に実装されている状態を示す模式的正面断面図。
【図2】第1,第2の実験例の結果をまとめた図であり、Snめっき膜表面に形成された酸化層の厚みと、リフローはんだ付け法による実装試験におけるセルフアラインメント不良数との関係を示す図。
【図3】実装試験におけるセルフアラインメント不良である例を説明するための模式的正面断面図。
【図4】リフローはんだ付け中のはんだの濡れ上がり速度が第1,第2の端面間で異なる場合のモーメントの大きさの差を説明するための模式的断面図。
【図5】従来のチップ型電子部品の一例を示す縦断面図。
【符号の説明】
1…電子部品
2…セラミック焼結体
2a,2b…第1,第2の端面
2c…上面
2d…下面
3〜5…内部電極
6,7…第1,第2の外部電極
6a,7a…電極被り部
8〜10…電極層
12…酸化層
21,22…電極ランド
23,24…はんだ
Claims (7)
- 対向し合う第1,第2の端面と、上面、下面及び一対の側面を有する電子部品素体と、
前記電子部品素体の第1,第2の端面を覆うように、かつ上面、下面及び一対の側面に至る電極被り部を有するように形成された第1,第2の外部電極とを備え、
前記外部電極が複数の層からなり、最外層にSnまたはSn合金からなるめっき層を有しており、該SnまたはSn合金からなるめっき層の表面が酸化されて、厚さ10〜30nmの酸化層を有するように構成されている、電子部品。 - 対向し合う第1,第2の端面と、上面、下面及び一対の側面を有する電子部品素体と、
前記電子部品素体の第1,第2の端面を覆うように、かつ上面、下面及び一対の側面に至る電極被り部を有するように形成された第1,第2の外部電極とを備え、
前記外部電極が複数の層からなり、最外層にSnまたはSn合金からなるめっき層を有し、外部電極表面のはんだの濡れ上がり速度が、表面が酸化されていない相当のめっき層のはんだの濡れ上がり速度よりも遅くなるように該めっき層表面に酸化層が形成されている、電子部品。 - 前記電子部品素体の寸法が、1.0×0.5×0.5mm以下である、請求項1または2に記載の電子部品。
- 基板と、
前記基板上にリフローはんだ付けにより実装された電子部品とを備え、
前記電子部品が、対向し合う第1,第2の端面を有する電子部品素体と、該電子部品素体の第1,第2の端面を覆うように、かつ第1,第2の端面に隣接する上面、下面一対の側面に至る電極被り部とを有するように形成された第1,第2の外部電極とを有し、
第1,第2の外部電極において、実装面の電極被り部表面のはんだの濡れ上がり速度よりも、端面上の外部電極表面のはんだの濡れ上がり速度が遅くなるように少なくとも端面上の外部電極表面のめっき層に酸化層が形成されている、電子部品の実装構造。 - 対向し合う第1,第2の端面を有する電子部品素体を用意する工程と、
前記電子部品素体の少なくとも第1,第2の端面を覆うようにかつ最外層にSnまたはSn合金からなるめっき層を有する外部電極を形成する工程と、
前記SnまたはSn合金からなるめっき層を形成した後に、酸化性雰囲気下で加熱する工程とを備える、請求項1〜3のいずれかに記載の電子部品の製造方法。 - 前記熱処理が、空気中において、150℃の温度で3〜24時間加熱することにより行われる、請求項5に記載の電子部品の製造方法。
- 前記熱処理が、相対湿度90〜100%の空気中で、70℃の温度で12〜24時間放置することにより行われる、請求項5に記載の電子部品の製造方法。
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