JP2006270070A - 微細構造体を製造するためのパターニング方法 - Google Patents

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Abstract

【課題】高分解能のパターニング工程を用いることなく、微細構造体を形成することが可能なパターニング方法を提供する。
【解決手段】材料１２の層を基板１０上にプリパターニングする工程と、膜形成物質溶液１６をプリパターニングされた基板上にスピンコートする工程と、膜形成物質の膜１６を乾燥させる工程と、プリパターニングされた材料の側面にのみ乾燥された膜が残るように、当該膜をエッチングする工程と、プリパターニングされた物質の輪郭に対応した形状を有する隆起部２０が基板上に残るように、プリパターニングされた材料を取り除く工程と、を有することを特徴とする。 パターニングされた基板上に、金属層を蒸着して隆起部を取り除く。そして、半導体、絶縁体及び導電体、ソース及びドレイン電極の組にそれぞれ設けられ後の工程で形成されるゲート電極の領域に選択的に蒸着することによって、薄膜トランジスタのアレイを形成する。
【選択図】図１ｄ

Description

本発明は、微細構造体を製造することのできるパターニング方法に関し、特に、薄膜高分子トランジスタの拡張二次元アレイを製造するのに有用なパターニング方法に関する。
低コストで、高精細なパターニング方法であって、基板上に薄膜トランジスタの拡張アレイを製造するのに適用することができるパターニング方法が求められている。従来、このような場合のパターニングは、フォトリソグラフィー技術を用いて行われてきた。フォトリソグラフィー技術による方法では、非常に高精細なパターンを製造することが可能であるが、前段階に作られた微細構造に対して、通常、フォトマスクを正確に位置合わせする工程が必要となる。この位置合わせは、一般的に、約０．１μｍの許容誤差内で行われる必要がある。さもなければ、部品が互いに正しく配列されず、製造される電子デバイスが正常に機能しないことがあるからである。製造工程全体から見ると、このような位置合わせは、非常にコストのかかる工程であり、結果として、正確な位置合わせを行うことは、技術的に要求の高いものとなっている。しかしながら、このような種の高度な電子製品においては、製造コスト削減の要求が常にある。
薄膜トランジスタアレイの製造において、最も難しい工程は、各トランジスタのソース電極及びドレイン電極を、狭く且つ一定の間隔を確保して製造する工程である。薄膜トランジスタが望ましい特性を保つための理想的な電極間の離間の距離としては、１０μｍより小さいことが望ましく、より望ましくは、約０．１−１．０μｍである。従来、電極間の間隔が一定になるよう製造するには、相対的に高分解能な製造技術を必要としてきた。本発明は、このソース電極及びドレイン電極を製造するための代替技術を提供しようとするものであり、いわゆる「エッジ効果」をパターニングする前段階の高精細でない構造体に適用することにより、当該電極を製造する。
エッジ効果を用いて、微細構造体を製造する方法が知られている。従来知られている製造方法には、近接場光リソグラフィー技術、パターニングされた薄膜の端面に自己組織化単分子層の分子を成長させる方法、サイドウォール蒸着技術、及びウェットエッチングによるアンダーカット技術などがある。しかし、これらの技術及び方法は、実際の製品の製造に適用するには、比較的複雑で、コストが高くなってしまうという問題があった。
そこで、上記問題を解決するために、本発明は、低い精細度でプリパターニングされた構造物に、スピンコーティングによるエッジ効果を適用することにより、微細構造体を製造することが可能なパターニング方法を提供することを目的とする。特に、従来の高分解能な製造工程を用いることなく、微細構造体を形成することが可能であり、薄膜トランジスタの拡張２次元アレイを製造するのに適用できるパターニング方法を提供することを目的とする。
本発明の第一の態様に係るパターニング方法は、（１）基板上の材料の層をプリパターニングする工程と、（２）膜形成物質の溶液をプリパターニングされた前記基板上にスピンコートする工程と、（３）前記膜形成物質の膜を、前記基板のパターニングされていない領域と、前記プリパターニングされた材料の側面及び表面とに形成するために、スピンコートされた前記溶液を乾燥させる工程と、（４）前記プリパターニングされた物質の側面周辺にのみ前記乾燥された膜が残るように、当該膜をエッチングする工程と、（５）前記膜形成物質から成り、前記プリパターニングされた物質の輪郭に対応した形状を有する隆起部が基板上に残るように、前記プリパターニングされた材料を取り除く工程と、を有することを特徴とする。
本発明の第一の態様に係る上記パターニング方法によれば、相対的に低い精細度でプリパターニングされた構造体にのみに基づく微細構造体（膜形成物質の隆起部）を製造することができる。すなわち、本発明に係る方法によれば、複雑な電子構造や電子デバイスを、低コストで製造することが可能となる。
上記パターニング方法によって形成された前記膜形成物質からなる隆起部は、それぞれほぼ均一な幅を有し、基板表面から垂直方向に伸びているか、もしくは、基板表面に対して傾いていることが望ましい。また、前記膜形成物質からなる前記隆起部の幅は、０．１−２５μｍ、好ましくは、０．１０−１０μｍ、より好ましくは、０．２０−５μｍであることが望ましい。これは、隆起部の幅であり、基板上に形成される当該隆起部のパターンは、後に、本発明のパターニング方法によって最終的に形成しようとしている微細構造体に対応している。
また、本発明の第一の態様に係るパターニング方法における（１）の工程は、フォトリソグラフィー、もしくは、マスクエッチングによって行われるのが望ましい。これらの方法においては、例えば、インクジェット印刷法やスピンコートなどの方法によって、適当なレジスト材の層で基板上を覆うことができる。レジスト材は、周知のパターニング方法によってパターニングされる。このパターニングの工程においては、前段階に形成された構造体と位置あわせをする必要がない。したがって、このパターニングの工程は高い精度で行う必要がなく、これが、プリパターニングの概要である。得られる「プリパターン」された部分は、本発明によるパターニング方法によって形成される前記膜形成物質からなる前記隆起部のパターンに対応している。
上記プリパターニングの工程の後は、膜形成物質の溶液がスピンコート法によって、プリパターニングされた基板上に塗布される。この工程の前に、あらかじめ膜形成物質を、適当な溶媒（分散剤）に、好ましくは０．１−１０ｇ／ｌの濃度で溶解（分散）させておく。この溶液を（静止した）プリパターニングされた基板上に配置した後、基板を、好ましくは、毎分５００−５０００回転で高速回転させる。このようにして、前記膜形成物質の膜を、基板のパターニングされていない領域とプリパターニングされた材料部の表面及び側面とに形成する。ここで、後でも詳述するように、前記膜形成物質の膜は、プリパターニングされた基板部分の外形に、綿密に沿うように形成されていることが重要である。このようにすることが可能か否かは、スピンコートの技術に依存する。形成された膜は、例えば、５０‐１００℃で２‐１０分ベークすることにより、乾燥させる。
乾燥された膜は、プリパターニングされた材料の側面付近にのみ残るようにエッチングされる。膜のエッチングは、プラズマを用いて基板の真上から行われる。このエッチングによって、プリパターニングされた材料の上面及び基板のパターニングされていない部分の表面からプリパターニングされた部分にかけて存在する前記乾燥された膜形成物質が取り除かれる。また、このエッチングは、前記膜形成物質がプリパターニングされた材料の縁部周辺に残るように調整されている。この縁部周辺には、前記膜が、基板表面から垂直に計測した時に最も厚くなるように形成されている。
次に、前記基板上の前記膜形成物質の隆起部を残すようにして、前記プリパターニングされた材料を取り除く。ここで、前記隆起部の形状は、前述したように前記プリパターニングされた部分の外形に対応している。例えば、前記プリパターニングされた材料を、前記乾燥させた膜形成物質とは反応しないような適当な溶剤に晒すことによって、当該プリパターニングされた部分を取り除くことができる。このようにすることで、前記形成材料の前記隆起部は、その底面が基板と接着したままとどまり、この取り除く工程において影響を受けない。
上記のパターニング方法は、本発明の第二の態様に係る薄膜トランジスタの潜ソース及びドレイン電極を形成するのにも適用できる。前述したように前記膜形成物質からなる隆起部を所望のパターンで基板上に形成した後、パターニングされた基板上に金属層を蒸着する。次いで、薄膜トランジスタの潜ソース及びドレイン電極を形成する領域を残すようにして、前記膜形成物質からなる隆起部を取り除く。
本明細書の上記及び以下の記述において「潜ソース及びドレイン電極」とは、薄膜トランジスタのソース及びドレイン電極として使用することのできる金属からなる互いに隣接した個々の領域を意味する。
上記膜形成物質からなる隆起部のパターンは、潜ソース及びドレイン電極の拡張二次元アレイが上述のパターニング方法によって形成されるようなパターンであることが望ましい。このようなアレイは、比較的大きな面積を有するディスプレイ装置を製造する際の中間物として有用である。
本発明の第三の態様に係る薄膜トランジスタのアレイを形成する方法は、（１）初めに、本発明の第二の態様で述べたような方法によって、潜ソース及びドレイン電極の二次元アレイを基板に形成する工程と、（２）前記薄膜トランジスタのアレイを形成するために、前記二次元アレイの半導体、絶縁体及び導電体、そしてソース電極及びドレイン電極の組にそれぞれ設けられ後の工程で形成されるゲート電極のある領域の上に選択的に蒸着を行う工程と、を有することを特徴とする。
前記半導体は、有機半導体材料、または無機半導体材料からなってもよいが、有機材料は通常溶解処理が可能であることから有機半導体材料の方がより望ましい。無機半導体材料であっても、溶解処理可能にする方法がいくつかあり、例えば、シリコンのコロイド懸濁液を作成したり、有機半導体材料を無機半導体材料に変換したりすることなどによって、溶解処理可能にすることができる。
上記形成方法は、少なくとも０．００１ｍ2、好ましくは０．０１ｍ2以上、より好ましくは０．１ｍ2以上の面積を有する、例えば、１ｍ2の面積を有する二次元アレイ形態の複数の薄膜トランジスタを製造するのに適用されるのが特に望ましい。これらのトランジスタは、例えば、密度が少なくとも１０００個／ｃｍ2のアレイのように、まとめて配置されていてもよい。この場合、アレイの中のトランジスタを、有機ＬＥＤのような発光セルにそれぞれ接続することにより、大きな面積を有するディスプレイ装置を製造することができる。
本発明のパターニング方法によれば、相対的に低い精細度でプリパターニングされた構造体にのみに基づく微細構造体（膜形成物質の隆起部）を製造することができる。すなわち、本発明に係る方法によれば、複雑な電子構造や電子デバイスを、低コストで製造することが可能となる。
以下、本発明の実施形態を図面に基づいて説明する。
図１ａ‐１ｆは、本発明の第一の態様に係るパターニング方法の工程を概略的に示した断面図であり、本パターニング方法を用いて、膜形成物質からなる隆起部の高精細なパターンを基板上に形成する。初めに、図１ａは、シリコンウエハ、ガラス、プラスチック等からなる基板１０の断面図である。基板１０を構成するプラスチックとしては、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）等が挙げられる。典型的な基板の厚さは、１μｍ‐１０ｍｍの範囲であり、望ましくは、１０μｍ‐１ｍｍである。前記基板は、レジストのようなパターニング可能な材料１２の薄い層で覆われている。インクジェット印刷、スピンコーティング、ディップコーティング、ドクターブレーディング、またはスプレーコーティングによって、このパターニング可能な材料で基板上を覆うことができる。前記パターニング可能な材料の層の厚さは、０．２５‐１０μｍでも良く、より望ましくは、１‐５μｍである。材料１２の例としては、ポリメチルメタクリレートのようなエッチング可能なプラスチックや、ノボラック樹脂と感光剤としてのナフトキノンジアジドとを含むＡＺ‐５２１４Ｅのようなフォトレジストなどがある。ＡＺ‐５２１４Ｅは、メトキシプロピルアセテートのような溶媒に溶解させてもよく、これを一般的な回転速度の毎分３０００回転で基板１０にスピンコートしてもよい。必要であれば、例えば、炉でベークすることによって、前記パターニング可能な材料を乾燥させる。
続いて、前記パターニング可能な材料１２を、例えば図１ｂ及び図１ｃに示すようにマスクエッチングすることでパターニングする。これは、所望のパターンに形成された例えば銅からなるマスクでパターニング可能な材料１２を覆うことによって行うことができる。特に、このマスクに適したパターンとしては、１ｍｍ間隔で平行に配置された幅１ｍｍを有する複数の開口部からなるストライプ形状が挙げられる。次に、マスク材料１４のストライプ形状を形成するように、金属や半金属などの好適な材料が、マスクを通じて、パターニング可能な材料１２の上に蒸着される。前記マスク材料のストライプの厚さは、相対的に小さくすることが可能であり、例えば、１０ｎｍとすることもできる。このマスク材料のストライプは、ある種のエッチングに対して耐性を有する。
次に、図１ｂに示すマスクされたパターニング可能な材料は、エッチングされ、マスク材料１４で覆われていない領域にあるパターニング可能な材料１２が取り除かれる。好適なエッチング条件としては、例えば、毎分２００ｍｌ、出力２００ｗの酸素プラズマフローが挙げられる。前記マスク材料のストライプは、このようなエッチング条件に対して耐性があり、このエッチングにおいては影響を受けない。同様に、下に位置するパターニング可能な材料１２も影響を受けない。このエッチングの結果得られるプリパターニングされた構造の概略的な断面図が、図１ｃに示されている。図に示すように、得られた構造は、パターニングされた材料１２のストライプと、それを支持する基板１０とからなり、各ストライプは、ゲルマニウムのようなマスク材料からなる薄い層で覆われている。
マスクエッチングを行う替わりに、前記パターニング可能な材料１２を、光リソグラフィーや、ホログラフィー、マイクロエンボス、フォトリソグラフィーなどの周知の方法によってプリパターニングしても良い。例えば、ＡＺ‐５２１４Ｅなどの適当なフォトレジストをスピンコートした後、例えばベークすることによって乾燥させる。ベークの適切な条件として、例えば、１００℃で４分間乾燥させる。このベーキング工程により、レジストに感光性が与えられる。そして、紫外線が所望のストライプ形状のマスクを通過し、このフォトレジストに照射される。照射の好適な条件として、例えば、強度１８ｍｗ／ｃｍ2、波長３６５ｎｍの紫外線を１０秒間照射する。紫外線照射された領域のフォトレジストポリマーは、短い鎖状に切断される。次に、現像液ＡＺディベロッパーを用いて前記フォトレジストの照射された領域を取り除く。ＡＺディベロッパーは、水酸化カリウム、水酸化ナトリウム、及びアルキルアリルサルフォナートナトリウム塩を含むアルカリ溶液である。照射領域が取り除かれた後、得られたプリパターニング構造を、例えば１１５℃で１５分間ベークすることによって乾燥する。このようにして得られるプリパターニング構造は、パターニングされた材料１２の上面の薄いマスク層１４が存在しない点以外は、図１ｃに示されるプリパターニング構造と同じものとなる。
もしくは、前記プリパターニングされた層を、例えば、インクジェット印刷、パッド印刷、スクリーン印刷、オフセット印刷などの方法によって、基板上に形成するようにしても良い。
本発明のパターニング方法の次の工程では、図１ｃに示すプリパターニングされた基板上に、前記膜形成物質の溶液もしくは緩衝液をスピンコートする。スピンコートは、半導体製造技術においてよく知られた手法である。適当な量の溶液を、基板を覆うように配置し、当該基板を高速で回転させる。配置された溶液のほとんどは、基板から外に飛ばされてしまうが、同時に、薄く比較的均一な溶液の層が基板に形成される。その層の厚さは、溶液の濃度によるが、典型的には、１０ｎｍ‐２０μｍになる。本発明のこの工程においては、スピンコートによって均一な膜を形成することができ、プラズマでエッチング可能な物質である限り、どのような膜形成物質を選んでも良い。適当な物質としては、例えば、ポリスチレンやポリチオフェンなどのポリマーが挙げられる。このようなポリマーは、例えばトルエンのような通常用いられる多くの有機溶媒に可溶であり、０．１‐１０ｇ／ｌの範囲の濃度、より好ましくは、０．５‐５ｇ／ｌの濃度の溶液を作ることができる。特に、トルエンは、通常ＡＺ‐５２１４Ｅやポリメチルメタクリレートなどからなるプリパターニングされた材料１２を溶かすことがないので望ましい。もしくは、スピンコートされる溶液は、適当な分散剤に溶かされた膜形成有機または無機材料のコロイド懸濁液であってもよい。
図１ｄは、スピンコートされた基板の断面構造を概略的に示している。ここで、膜形成物質の膜１６は（この図において、厚さは、実際よりも拡大されて示されている）、図１ｃに示すプリパターニングされた材料部の外形に綿密に沿うように形成されている。スピンコートされた層の典型的な厚みは、１０ｎｍ‐２μｍである。膜１６の厚さは、膜形成物質の溶液（または分散液）中の濃度や回転速度を変えることで制御できる。前記膜形成材料をスピンコートするのに用いられる回転速度は、通常毎分５００‐５０００回転である。スピンコートの後は、溶媒を取り除くために膜１６を乾燥させる。乾燥の正確な条件は、用いる膜形成物質や溶媒に寄るが、一般的な条件として、例えば６０℃で５分間ベークすることで乾燥させる。
本発明のパターニング方法の次の工程では、パターニングされた材料１２の側面付近にのみ膜形成物質が残るように該膜形成物質からなる均一な膜をエッチングする。言い換えると、基板１０の上面及びプリパターニングされた材料１２の上面から前記膜を取り除く。これは、図１ｄに示される構造を上方から、例えばガス流量毎分２００ｍｌ、出力１００ｗの酸素を用いたプラズマエッチングすることで行うことができる。エッチングする適切な時間の長さは膜１６の厚さに寄るが、一般的には、１‐１０分間である。エッチング後に得られる構造が図１ｅに示されている。ここで、エッチングによって、プリパターニングされた材料１２の上面及び基板１０の表面から薄膜が取り除かれているため、膜１６は、パターニングされた材料１２の側面付近にのみ残っている。しかしながら、プラズマエッチングは、真下に向かって行われるために、基板の表面及びプリパターニングされた材料の上面から行う前記エッチングで前記均一な膜を取り除くのにかかる時間内では、プリパターニングされた材料１２の領域を囲む膜形成物質からなる比較的厚い膜の部分まではエッチングされない。
プラズマエッチングの代わりに、例えば、レーザー剥離のような別のエッチング方法によって前記膜を取り除くようにしても良い。このエッチング工程において重要なことは、膜形成物質の膜は、基板及びプリパターニングされた材料部の上に均一な厚さの膜を形成している部分は取り除かれるが、図１ｅに示されるようにプリパターニングされた材料部の側面に接する部分の膜は、取り除かれずに残すようにすることである。
最後に、プリパターニングされた材料１２は、例えば、ケトン、アセトン、エーテルなどの適当な有機溶媒に溶解、またはほぐすことによって取り除かれる。実際には、材料１４の薄い層（例えば、厚さ１０ｎｍ）がプリパターニングされた材料部の上面に残っている場合、溶媒は欠陥を通じて層の中に入り、下にあるパターニングされた材料１２を溶かすことができることが分かっている。このようなエッチングは、ガス流量毎分１５０ｍｌ、出力１５０ｗのＣＦ4プラズマを用いて行うことができる。この条件下における典型的なエッチング速度は、毎分２５ｎｍ程度である。この場合、ＣＦ4プラズマは膜形成物質１６をエッチングしないので、パターニングされた材料からなる隆起部付近に存在する乾燥された膜が、この処理によって影響を受けることはない。
最終的に得られるパターニングされた材料が図１ｆに示されている。図に示すように、膜形成物質からなる隆起部２０が、基板１０から上方に向かって延びるように形成されており、隆起部のパターンは、図１ｃに示すプリパターニングされさらにエッチングされた材料部の外形に対応している。隆起部は、通常の場合、基板表面から垂直方向に延びている。
図２は、隆起部の他の配置例を概略的に示したものである。図２ａは、図１ｃに示すマスクされエッチングされたパターニング可能な材料に対応するが、エッチングの工程で得られるプリパターニングされた材料部１２は、わずかに傾斜した側面を有する。このような形状は、実際には、次に述べるように、レジストをエッチングもしくは現像することで得られる。これは、主に、光がレジスト材を通過する際に、光反応性化合物が、光を吸収して弱めるために、このような形状となる。このような現象は、通常、バルク効果と呼ばれている。すなわち、基板に近い下部の層に比べて、上面のレジスト層の方が早い溶解速度を持つことになる。結果、垂直にならず基板表面に対して傾いた隆起部が形成される。このような隆起部が、図２ｂにおいて、２１として示されている。図２ａと図２ｂを比較して見てみると、傾いた隆起部２１は、プリパターニングされた材料部１２の外形を保っていることが分かる。図２ｂに示すように、傾いた隆起部２１はそれぞれ一様な幅を保っている。
上記のパターニング方法によれば、相対的に低い精細度をもつプリパターニングされた構造体にのみに基づいて、高い精細度を持つ構造体、すなわち基板上の膜形成物質の隆起部を製造することができる。また、隆起部の幅は、例えば、プリパターニングされた基板上にスピンコートされる膜形成物質の溶液の濃度を変えることにより、０．１−１０μｍにすることが可能である。スピンコートの回転速度を変化させることによっても隆起部の幅を制御することができる。
このパターニング方法によって形成された隆起部は、同様に高精細な新しい構造を作成するのにも用いることができる。この方法によれば、薄膜トランジスタなどの電子デバイスの微細部品を、単純且つ早く、比較的コストをかけずに製造することのできる技術を提供できる。これは、図３ａ及び図３ｂに示されている。図３ａは、図１ｆに示す隆起部が形成された基板の上に、導電体の層が蒸着される工程を示している。これは、図１ｂに示されたマスク材のパターン形成に用いられたのと同じストライプ形状を有するマスクを用いて行うことができる。マスクに形成されている線のパターンは、基板１０上の平行に走るストライプ形状の隆起部２０と直角に交わるになるように向いている。まず初めに、マスクを通してクロムの薄膜を蒸着することにより、約５ｎｍの厚さのクロムのストライプを形成する。引き続いて、金を蒸着して、厚さ約１５ｎｍの導電体のストライプを形成する。クロムは、基板１０と金の接着性を高めるために蒸着される。この金属の蒸着で、隆起部間の領域に金属２２が堆積され、隆起部の上面にも金属２４が付随的に堆積される。
次に続く工程では、トルエンなどの適当な溶媒を用いて、隆起部が形成され金属が蒸着された基板を処理することにより、隆起部を形成する膜形成材料を取り除く。この処理は、約６０℃の高温の超音波浴中で行うことができる。この処理によって、隆起部が基板から取り除かれ、蒸着された金属（クロムの上の金）からなる独立した導電体領域２２が残る。もし、隆起部が図２ｂに示すような状態で傾斜していれば、溶媒が基板と隆起部の接合部に直接届き、本工程において該隆起部を取り除くのが容易になる。これは、傾いた隆起部の張り出した部分の下には金属が蒸着されないので、隆起部が基板と接している箇所の側面部と、蒸着された金属との間に隙間ができるからである。この場合、溶媒は、傾いた隆起部と基板との接合点に直接届き、この部分を溶解することができる。
最終的に得られる導電体領域のパターンの平面図が、図４に示されている。すなわち、図４は、潜ソース及びドレイン電極の拡張２次元アレイを示す。図３ｂは、図４における線Ｂ−Ｂで切断したときの断面図である。図４に示すように、隣り合う一組の金属の領域、例えば、２４と２６は、膜形成材料からなる隆起部（ここではすでに取り除かれているが）の幅の分だけ互いに離されて配置されている。この離間距離は、０．１‐１０μｍであることが望ましく、より望ましくは、０．１‐５μｍである。隣り合う二つの金属領域は、一つの薄膜トランジスタの潜ソース電極とドレイン電極を構成している。したがって、これら領域は、適切な大きさ及び空間的関係を持つように形成されている。原理上は、図４に示す２次元アレイは、どのような大きさにも形成することができる。この潜ソース及びドレイン電極のアレイは、薄膜トランジスタのアレイとなるように、半導体、絶縁体及び導電体、そしてソース及びドレイン電極の組にそれぞれ設けられ後の工程で形成されるゲート電極のある領域上に選択的に蒸着することによって、薄膜トランジスタのアレイを形成することができる。
本発明の第一の態様に係るパターニング方法の変形例として、前記隆起パターンが形成されている下にある基板が、多層構造になっている場合が挙げられる。この多層構造は、順に、上述したようなシリコンウエハー、ガラスまたはプラスチックで形成された基板と、金属または、ゲルマニウムのような半金属からなるマスク材の薄い層とレジスト層とが交互に重なった層とからなる。この場合、この多層構造が前記基板にあたり、当該多層構造に本発明のパターニング方法が適用されて、隆起パターンがマスク材上に形成される。パターニングされた基板は、次に、マスク材を取り除くためにプラズマエッチング処理され、次いで、隆起部に覆われていない部分のレジストがプラズマエッチングで取り除かれる。初めのエッチングは、ＣＦ4プラズマを用いて行い、次のプラズマエッチングは、酸素プラズマを用いて行うようにしてもよい。
最終的に得られる構造は、相対的に高さの高い隆起部のパターンを有する基板である。各隆起部は本発明の第一の態様に係るパターニング方法によって形成されており、該隆起部は、マスク材からなる薄い層で支持されている。マスク材からなる薄い層は、さらに、下に位置するエッチングされていないレジストによって支持されている。より高さのある隆起部を形成することによって、前述の実施例より数ミクロンほど厚い導電体層を蒸着することが可能であり、図３ａ及び図３ｂを参照して上記で説明した方法とほぼ同様な方法で、この導電体層から潜ソース及びドレイン電極を形成することができる。
図４に示される一組のソース電極及びドレイン電極２４，２６から製造することのできる典型的な薄膜トランジスタが図５に示されている。このような薄膜トランジスタは、基板１０と、ソース電極及びドレイン電極２４，２６とからなる。半導体２８の層が、ソース及びドレイン電極間の橋渡しをしている。この半導体は、無機半導体であってもよいが、より溶解処理に適するという観点から、有機半導体であることが望ましい。そのように好適な有機半導体としては、３‐ヘキシルチオフェン（Ｐ３ＨＴ）、ポリアリールアミン（ＰＡＡ）などが挙げられる。半導体の層の典型的な厚みは、１０‐３００ｎｍであり、より望ましくは、２０‐１５０ｎｍである。前記半導体は、ポリイミド、ポリメチルメタクリレート、ポリ（４‐メチル‐１‐ペンタン）、ポリ（４‐ビニルフェニル）等からなる絶縁体３０の層で覆われている。この絶縁層の典型的な厚みは、３０ｎｍ‐２μｍであり、より望ましくは、５０ｎｍ‐０．７５μｍである。この半導体及び絶縁体は、例えば、インクジェット印刷法やパッド印刷法によって堆積することができる。最後に、ゲート電極３２が、ソース電極及びドレイン電極との適切な空間位置関係を保つように、前記絶縁層３０上に蒸着される。ゲート電極は、一般的に、金属の熱蒸着や、ポリマー溶液もしくは適当な分散液に分散されたコロイド粒子を含む懸濁液をインクジェット印刷することにより形成される。ゲート電極の厚さは、１０‐１０００ｎｍの範囲であるのが望ましい。ゲート電極は、クロム、アルミニウム、金、銀、銅、ニッケル、及びこれらを組み合わせた金属から形成してもよい。図５に示される薄膜トランジスタを見れば、ソース及びドレイン電極２４，２６の間の離間距離が、本発明の第一の態様に係るパターニング方法によって形成された膜形成物質からなる隆起部の厚さに対応していることが分かる。
図４に示されている二次元アレイは、薄膜トランジスタの拡張二次元アレイとすることも可能である。このようなアレイは、少なくとも０．００１ｍ2の面積を有することが望ましく、より好ましくは、約１ｍ2の面積を有することが望ましい。この場合、アレイの中のトランジスタを、有機ＬＥＤのような発光セルにそれぞれ接続することにより、大きな面積を有するディスプレイ装置を製造することができる。
また、本発明の第一の態様に係るパターニング方法に従って形成された隆起パターンは、他の分野の技術にも適用可能である。例えば、ＤＮＡ分離に用いられるサブミクロンチャネルを製造するのに用いることができる。
次に、以下の実施例を参照して、本発明を説明する。
本発明に係るパターニング方法を用いて、トップゲート型の薄膜トランジスタのアレイを基板上に製造した。
まず始めに、１．５ｍｍの厚さのガラス基板に、フォトレジストＡＺ‐５２１４Ｅからなる１．４μｍの厚さの膜を、毎分３０００回転の回転速度でスピンコートした。このフォトレジストは、メトキシプロピルアセテートの溶液の形態で提供される。そして、フォトレジストが、１１０℃の温度で４分間ベークされ、溶媒が取り除かれる。
次に、１８ｍｗ／ｃｍ2の出力の紫外線で１０秒間露光することによって、フォトレジストをパターニングした。露光は、ストライプ状の溝が形成されたマスクを通して行われ、溝は１ｍｍの幅を有し、各溝は互いに１ｍｍ離されて配置されている。そして、露光された基板を現像液で１分間処理することにより、フォトレジストの露光された部分を取り除いた。使用した現像液は、体積の５０％がＡＺディベロッパーで、残りの５０％は水で構成されている。よく知られているように、ＡＺディベロッパーは、水酸化カリウム、水酸化ナトリウム、及びアルキルアリルサルフォナートナトリウム塩からなる。
次に、このエッチング及びプリパターニングされた構造体を、１１５℃で１５分間ベークした。そして、１ｇ／ｌのポリスチレンを含むトルエンの溶液をプリパターニングされた構造物上にスピンコートした。スピンコートの回転速度は、毎分３０００回転とした。そして、得られた膜を６０℃で５分間ベークすることにより、前記プリパターニングされた基板の全面に厚さ１００ｎｍのポリスチレンの膜を形成した。
次に、このスピンコート及びプリパターニングした基板に、ガス流量毎分２００ｍｌ、出力１００ｗで２分間酸素プラズマエッチング処理を施した。この処理により、プリパターニングされた材料の上面、及びプリパターニングされた材料の間に位置する基板から、前記ポリスチレンの膜が取り除かれるが、プリパターニングされた材料の側面からは取り除かれない。残ったプリパターニングされた材料部は、アセトンに溶解することにより取り除いた。この結果、基板から伸びる０．５μｍの幅を有するポリスチレンの隆起部が残された。
次に、上述のマスクと同じストライプ形状を有するマスクを用いて隆起部が形成された基板上に、導電体のストライプを蒸着した。マスクは、マスクのストライプ形状が、前の工程で形成した隆起部と直角に交わるように配置される。作成される導電体は、５ｎｍのクロムの膜の上に、１５ｎｍの金の膜が配置されて構成される。クロムの膜は、基板と金との接着性を高めるために配置されている。このように金属を蒸着した後、ポリスチレンの隆起部を、トルエンを用いた６０℃の超音波浴で取り除いた。このようにして、図４に示すような金属領域からなる拡張アレイを得た。隣り合う金属の領域は、ポリスチレンからなる隆起部の幅の分、互いに離されて配置されており、その距離は、０．５μｍである。次に、ポリアリルアミンの１００ｎｍの厚さを有する半導体層をスピンコートした後、８０℃で３０分間ベークした。そして、ポリメチレンメタクリレートからなる７００ｎｍの厚さの絶縁膜をスピンコートし、再び８０℃で３０分間ベークした。最後に、ポリ（３，４‐エチレンジオキシチオフェン）‐ポリスチレンスルホン酸からなるゲート電極を、前記絶縁膜の上にインクジェット印刷した。図５に示すようなタイプの薄膜トランジスタを形成するように、該ゲート電極は、ソース及びドレイン電極間の離間の真上に位置するように配置される。
本発明は、微細構造体を製造することのできるパターニング方法に関し、特に、薄膜高分子トランジスタの拡張二次元アレイを製造するのに利用することが可能である。
本発明の第一の態様に係るパターニング方法の工程を概略的に示した断面図。 本発明の第一の態様に係るパターニング方法の工程を概略的に示した断面図。 本発明の第一の態様に係るパターニング方法の工程を概略的に示した断面図。 本発明の第一の態様に係るパターニング方法の工程を概略的に示した断面図。 本発明の第一の態様に係るパターニング方法の工程を概略的に示した断面図。 本発明の第一の態様に係るパターニング方法の工程を概略的に示した断面図。 本発明の第一の態様に係るパターニング方法によって得られる膜形成物質からなる隆起部の他の形状を概略的に示した断面図。 本発明の第一の態様に係るパターニング方法によって得られる膜形成物質からなる隆起部の他の形状を概略的に示した断面図。 薄膜トランジスタの潜ソース及びドレイン電極の組を形成する工程を概略的に示した断面図。 薄膜トランジスタの潜ソース及びドレイン電極の組を形成する工程を概略的に示した断面図。 図３ｂの平面図。 本発明の第三の態様に係るパターニング方法によって製造されたトップゲート型の薄膜トランジスタを概略的に示した断面図。
符号の説明
１０・・・基板
１２・・・材料
１４・・・膜
１６・・・膜形成物質の膜
２０，２１・・・隆起部
２２，２４，２６・・・金属
２４，２６・・・ソース及びドレイン電極
２８・・・半導体
３０・・・絶縁体
３２・・・ゲート電極

Claims (14)

  1. （１）材料の層を基板上にプリパターニングする工程と、
    （２）膜形成物質の溶液をプリパターニングされた前記基板上にスピンコートする工程と、
    （３）前記膜形成物質の膜を、前記基板のパターニングされていない領域と、前記プリパターニングされた材料の側面及び表面とに形成するために、スピンコートされた前記溶液を乾燥させる工程と、
    （４）前記プリパターニングされた材料の側面付近にのみ前記乾燥された膜が残るように、当該膜をエッチングする工程と、
    （５）前記膜形成物質から成り、前記プリパターニングされた物質の輪郭に対応した形状を有する隆起部が基板上に残るように、前記プリパターニングされた材料を取り除く工程と、を有することを特徴とするパターニング方法。
  2. 前記膜形成物質からなる前記隆起部は、それぞれほぼ均一な幅を有し、前記基板の表面から垂直方向に伸びているか、もしくは、前記基板の表面に対して傾いていることを特徴とする請求項１に記載のパターニング方法。
  3. 前記膜形成物質からなる前記隆起部の幅は、０．１０−１０μｍであることを特徴とする請求項１または請求項２に記載のパターニング方法。
  4. 請求項１の（１）に記載されたプリパターニングの工程は、フォトリソグラフィー、もしくは、マスクエッチングによって行われることを特徴とする請求項１乃至３のいずれかに記載のパターニング方法。
  5. 前記膜形成物質は、０．１−１０ｇ／ｌの濃度で溶媒に溶かされた溶液の形でスピンコートされることを特徴とする請求項１乃至４のいずれかに記載のパターニング方法。
  6. 前記スピンコートは、毎分５００−５０００回転で行われることを特徴とする請求項１乃至５のいずれかに記載のパターニング方法。
  7. 前記プリパターニングされた材料は、前記（５）の工程において、前記乾燥された膜形成物質とは反応しないような溶剤に晒すことによって取り除かれることを特徴とする請求項１乃至６のいずれかに記載のパターニング方法。
  8. 薄膜トランジスタの潜ソース及びドレイン電極を作成するためのパターニング方法であって、
    （１）請求項１乃至６のいずれかに記載のパターニング方法によって、膜形成物質からなる隆起部を所望のパターンで基板上に形成する工程と、
    （２）パターニングされた前記基板上に金属層を蒸着する工程と、
    （３）薄膜トランジスタの潜ソース及びドレイン電極を構成する金属の領域は除いて、前記膜形成物質からなる前記隆起部を取り除く工程と、を有することを特徴とするパターニング方法。
  9. 前記膜形成物質からなる前記隆起部のパターンは、潜ソース及びドレイン電極の拡張二次元アレイが上記パターニング方法によって形成されるようなパターンであることを特徴とする請求項８に記載のパターニング方法。
  10. （１）請求項９に記載された方法によって、潜ソース及びドレイン電極の二次元アレイを基板に形成する工程と、
    （２）薄膜トランジスタのアレイを形成するために、前記二次元アレイの半導体、絶縁体及び導電体、そしてソース電極及びドレイン電極の組にそれぞれ設けられ後の工程で形成されるゲート電極のある領域に選択的に蒸着を行う工程と、を有することを特徴とする薄膜トランジスタのアレイを形成する方法。
  11. 前記半導体は、有機半導体材料であることを特徴とする請求項１０に記載の薄膜トランジスタアレイを形成する方法。
  12. 前記トランジスタの二次元アレイは、少なくとも０．００１ｍ２の面積を有することを特徴とする請求項１０または請求項１１に記載の薄膜トランジスタアレイを形成する方法。
  13. 請求項１０乃至１２のいずれかに記載の方法によって薄膜トランジスタのアレイを製造する工程と、
    ディスプレイ装置を構成するために、前記アレイ中のトランジスタと発光セルとをそれぞれ接続する工程と、を有することを特徴とするディスプレイ装置の製造方法。
  14. 添付の図面１及び図面３を参照して以下に詳述されるパターニング方法。
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GB (1) GB2423634A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7138337B2 (ja) 2018-08-02 2022-09-16 シヤチハタ株式会社 スタンプ台用、朱肉用又は浸透印用油性インキ

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456104B2 (en) * 2005-05-31 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8138075B1 (en) 2006-02-06 2012-03-20 Eberlein Dietmar C Systems and methods for the manufacture of flat panel devices
US8642474B2 (en) * 2007-07-10 2014-02-04 Advanced Micro Devices, Inc. Spacer lithography
GB0724774D0 (en) * 2007-12-19 2008-01-30 Cambridge Display Tech Ltd Organic thin film transistors, active matrix organic optical devices and methods of making the same
KR100968809B1 (ko) * 2008-09-30 2010-07-08 한국전자통신연구원 산화 아연 나노 패턴 형성방법
KR101083843B1 (ko) * 2008-12-11 2011-11-15 경북대학교 산학협력단 평면 게이트 제어 소자 및 그의 제조 방법
EP2562599B1 (en) 2009-01-29 2014-12-10 Digiflex Ltd. Process for producing a photomask on a photopolymeric surface
RU2013145617A (ru) * 2011-03-29 2015-05-10 Наткор Текнолоджи, Инк. Способ регулирования толщины пленки оксида кремния
KR20200103890A (ko) * 2015-02-13 2020-09-02 엔테그리스, 아이엔씨. 기판 제품 및 장치의 특성 및 성능을 향상시키기 위한 코팅
JP2018008395A (ja) * 2016-07-12 2018-01-18 レノボ・シンガポール・プライベート・リミテッド 表示付与方法及び表示付与物品
CN112180679A (zh) * 2019-07-03 2021-01-05 深圳碳森科技有限公司 一种制备图案化聚合物的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4359816A (en) * 1980-07-08 1982-11-23 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits
JPS58145133A (ja) 1982-02-23 1983-08-29 Fujitsu Ltd リフトオフパタ−ン形成方法
JPS6066432A (ja) 1983-09-22 1985-04-16 Nippon Telegr & Teleph Corp <Ntt> 微細パタ−ン形成法
JPS62199068A (ja) * 1986-02-27 1987-09-02 Toshiba Corp 半導体装置及びその製造方法
US5147740A (en) * 1990-08-09 1992-09-15 Rockwell International Corporation Structure and process for fabricating conductive patterns having sub-half micron dimensions
JPH06188228A (ja) * 1992-12-17 1994-07-08 Toshiba Corp レジストパターンの形成方法
JPH06188288A (ja) 1992-12-18 1994-07-08 Hitachi Ltd 半導体集積回路装置
US6326640B1 (en) * 1996-01-29 2001-12-04 Motorola, Inc. Organic thin film transistor with enhanced carrier mobility
DE19637770A1 (de) * 1996-09-16 1998-03-19 Koenig & Bauer Albert Ag Verfahren und Anlage zum automatischen Zu- und Abführen von Rollen
US6183938B1 (en) * 1998-12-08 2001-02-06 Advanced Micro Devices, Inc. Conformal organic coatings for sidewall patterning of sublithographic structures
US20020155389A1 (en) * 2000-10-24 2002-10-24 Bharath Rangarajan Inverse resist coating process
US6383952B1 (en) * 2001-02-28 2002-05-07 Advanced Micro Devices, Inc. RELACS process to double the frequency or pitch of small feature formation
GB2373095A (en) * 2001-03-09 2002-09-11 Seiko Epson Corp Patterning substrates with evaporation residues
JP2005535120A (ja) * 2002-08-06 2005-11-17 アベシア・リミテッド 有機電子デバイス
US6566280B1 (en) * 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
JP4343516B2 (ja) * 2002-10-31 2009-10-14 大日本印刷株式会社 有機半導体材料と有機半導体素子の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7138337B2 (ja) 2018-08-02 2022-09-16 シヤチハタ株式会社 スタンプ台用、朱肉用又は浸透印用油性インキ

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