CN1832104A - 制作高分辨率结构的图案化方法 - Google Patents

制作高分辨率结构的图案化方法 Download PDF

Info

Publication number
CN1832104A
CN1832104A CNA2006100549866A CN200610054986A CN1832104A CN 1832104 A CN1832104 A CN 1832104A CN A2006100549866 A CNA2006100549866 A CN A2006100549866A CN 200610054986 A CN200610054986 A CN 200610054986A CN 1832104 A CN1832104 A CN 1832104A
Authority
CN
China
Prior art keywords
patterning
substrate
film
patterning method
film former
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006100549866A
Other languages
English (en)
Inventor
李顺普
克里斯托·纽瑟姆
戴维·拉塞尔
托马斯·库格勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1832104A publication Critical patent/CN1832104A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H10K10/84—Ohmic electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/113—Heteroaromatic compounds comprising sulfur or selene, e.g. polythiophene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/464—Lateral top-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/10—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00 comprising field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/202—Integrated devices comprising a common active layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供一种图案化方法，包括：(i)预先图案化衬底上的一层材料，(ii)在预图案化的衬底上旋涂薄膜形成物质的溶液，(iii)干燥被旋涂的溶液以在衬底的未图案化区域和被预图案化的材料的表面和侧面上形成薄膜形成物质的薄膜，(iv)以这种方式蚀刻干燥后的薄膜：即仅保留在预图案化的材料的侧面周围，及(v)去除预图案化的材料以在衬底上留下脊状薄膜形成物质，脊的图案对应预图案化的材料的轮廓。然后在所得图案化衬底上沉积金属层，随后除去脊，剩下离散的金属区域，这些金属区域形成薄膜晶体管的潜在源极和漏极。然后通过选择性地沉积半导体、绝缘体和导体区而形成薄膜晶体管阵列，其中导体区形成了与每对源极和漏极相关的栅极。

Description

制作高分辨率结构的图案化方法
技术领域
本发明涉及一种能够制作高分辨率结构的图案化方法，尤其涉及一种有益于制作扩展的薄膜聚合物晶体管2维阵列的方法。
背景技术
希望提供一种能够用于在衬底上制造扩展薄膜晶体管阵列的低成本、高分辨率的图案化方法。这种图案化传统上通过使用光刻技术来实现。当该技术允许实现非常高的分辨率的图案化时，它通常需要这样的步骤，其中光掩模必须精确地对准预先制备的精细结构。典型地，这种对准必须在大约0.1μm的公差范围内，否则所制成的电子器件无法工作，因为它们的不同元件不能彼此正确地对准。获得这种精确对准的需求是一种技术上的要求，导致在制作过程视作一个整体的情况下对准步骤占用了可观的费用。不过，始终有降低这类先进电子产品的制作成本的压力。
在薄膜晶体管阵列的制作过程中，被最多地要求的步骤之一是确保每一个单独的晶体管的源极和漏极具有狭窄而始终一致的间隔。理想的是，该间隔应优选地小于10μm，而理想的是大约0.1-1.0μm，以确保薄膜晶体管具有理想的特性。为了获得这种始终一致的间隔，过去需要具有相对较高分辨率的制作技术。本发明寻求提供一种使用应用于预图案化低分辨率结构的所谓“边缘效应”来制作源极和漏极的可选技术。
利用边缘效应来制作高分辨率的结构是众所周知的。这些以前已知的制作方法包括这些技术，比如近场光刻技术、在经过图案化的薄膜边缘上生长自组装分子单层、侧壁沉积和湿法刻蚀诱发底切(induced undercut)。不过，对于运用到商业生产上，这些技术都相对复杂且昂贵。
发明内容
因此，本发明的目标是通过提供一种图案化方法来解决上面提及的问题，该方法能够通过施加到预图案化的低分辨率结构上的旋涂诱发边缘效应来制作高分辨率结构。特别地，本发明的目标在于提供一种图案化方法，该方法能用来在衬底上制作扩展的薄膜晶体管2维阵列，其中能形成高分辨率结构而无需使用传统的高分辨率制作步骤。
根据第一个方面，本发明提供一种图案化方法，包括步骤：
(i)预先图案化衬底上的一层材料，
(ii)在预图案化的衬底上旋涂薄膜形成物质的溶液，
(iii)干燥被旋涂的溶液以在衬底的未图案化区域和预图案化的材料的表面和侧面上形成薄膜形成物质的薄膜，
(iv)以这种方式蚀刻干燥后的薄膜，即仅保留在预图案化的材料的侧面周围，以及
(v)去除预图案化的材料以在衬底上留下薄膜形成物质的脊，脊的图案对应于预图案化的材料的轮廓。
由本发明第一个方面提供的以上图案化方法能够仅仅在相对低分辨率的预图案化结构基础上制作高分辨率结构。从而该方法能够以缩减的成本制作复杂的电子结构和器件。
通过图案化方法形成的每一条脊状薄膜形成物质的每一条脊具有基本上均匀的宽度，且这些脊从衬底表面垂直向上延伸或者向衬底表面倾斜。通常每一条脊状薄膜形成物质的宽度是0.1-25μm，优选的是0.10-10μm，更优选的是0.20-5μm。脊的宽度和它们在衬底上的图案对应于本发明的图案化方法着意于最终提供的后来制作的高分辨率结构。
以上图案化方法的步骤(i)中的预图案化优选通过光刻或掩模蚀刻来实现。根据这两种技术，适当的抗蚀材料层通过例如喷墨打印或旋涂法涂布在衬底上。然后，该材料以已知方式被图案化。应该注意的是，该图案化步骤不需要与任何预先制备的结构对准，从而该步骤能以低分辨率的方式执行。正是所产生的“预图案”的轮廓对应于脊状薄膜形成物质的图案，该图案通过本发明提供的图案化方法而形成。
经过预图案化步骤以后，然后将薄膜形成物质的溶液旋涂在预图案化的衬底之上。为了执行该步骤，薄膜形成物质首先优选地以0.1-10g/l的浓度溶解(或分散)在合适的溶剂(或分散剂)中。生成的溶液沉积在预图案化的(静止)衬底上，然后该衬底优选地以500-5,000r.p.m的速度迅速旋转。这样在衬底的未图案化区域上并在预图案化材料的表面和侧面上形成了薄膜形成物质膜。重要的是需注意，如后文所述，薄膜形成物质膜紧随着预图案化衬底的外形。这是旋涂技术直接造成的结果。然后通过例如在50-100℃烘烤薄膜2-10分钟而使其干燥。
然后以这种方式蚀刻被干燥的薄膜：即它仅保留在预图案化材料的侧面周围。这通过用等离子体从衬底正上方来蚀刻薄膜而实现。这样从预图案化材料的顶面以及从预图案化材料区域之间的衬底的未图案化表面去除了干燥的薄膜形成物质。不过蚀刻被这样控制，使得薄膜形成物质保留在预图案化材料的边缘周围，当从衬底表面垂直测量时这里的薄膜最厚。
然后预图案化材料被去除，在衬底上留下脊状薄膜形成物质，这些脊的图案对应于预图案化材料的轮廓。该去除操作能通过例如将预图案化材料暴露于适当的溶剂中来执行，干燥的薄膜形成物质对这种溶剂不敏感。于是该去除步骤不会干扰以其底部附着到衬底上而保留下来的脊状薄膜形成物质。
以上图案化方法能用于本发明的第二个方面以形成薄膜晶体管的潜在源极和漏极。如前所述地按照想要的图案在衬底上形成脊状薄膜形成物质以后，金属层沉积在图案化衬底上。然后脊状薄膜形成物质被去除，剩下离散的金属区域，它们形成了薄膜晶体管的潜在源极和漏极。
在本说明书的以上和其他地方的内容中，术语“潜在的源极和漏极”是指紧密相邻的离散的金属区域，这些区域能用作薄膜晶体管的源极和漏极。
优选地，脊状薄膜形成物质的图案是这样的：通过以上图案化方法形成潜在的源极和漏极的扩展2维阵列。这种阵列可用作制作相对大面积的显示装置的中间体。
根据本发明的第三个方面，提供一种用于形成薄膜晶体管阵列的方法，包括：
(i)首先，如有关本发明第二个方面所述地在衬底上形成潜在的源极和漏极的2维阵列，以及
(ii)在2维阵列上选择性地沉积半导体、绝缘体和导体区，该导体区形成与每一对源极和漏极相关的栅极，从而形成薄膜晶体管阵列。
上面提及的半导体可以是有机或无机的半导体材料。使用有机半导体材料是有利的，因为有机材料一般适合溶解处理。不过也有方法使得无机半导体材料适合溶解处理，例如通过形成硅的胶状悬浮体或将有机半导体材料转化为无机半导体材料。
尤其优选的是，以上方法用来制作2维阵列形式的多个薄膜晶体管，该阵列的面积至少为0.001m2，优选的是至少0.01m2，且最优选的是至少0.1m2，诸如1m2。晶体管可以按这样的阵列形式封装：阵列密度为至少1,000晶体管/cm2。在这种情况下，通过将阵列中的每一个晶体管耦合至发光单元，比如有机发光二极管来制作大面积显示装置。
附图说明
将通过参考特定实施例、例子以及附图来进一步详细说明本发明，其中：
图1a-1f以横截面方式示意性地表示根据本发明第一个方面的图案化方法的各步骤；
图2a和2b以横截面方式示意性地表示可根据本发明第一个方面获得的脊状薄膜形成物质的可选轮廓；
图3a和3b以横截面方式示意性地表示用于形成薄膜晶体管的潜在源极和漏极对的步骤；
图4是图3b的平面图；以及
图5以横截面方式示意性地表示根据本发明第三个方面制作的顶栅(top-gate)薄膜晶体管；
具体实施方式
首先参考图1a-1f，这些图以横截面方式示意性地表示本发明图案化方法的第一个方面的各个步骤，该方法在衬底上形成了脊状薄膜形成物质的高分辨率图案。从图1a开始，该图以横截面方式示意性地表示衬底10，比如硅晶片、玻璃或塑料等。后者的例子包括聚萘二甲酸乙二醇酯(PEN)和聚对苯二甲酸乙二酯(PET)。通常衬底的厚度在1μm-10mm的范围内，更优选地在10μm-1mm的范围内。衬底涂布有可图案化材料薄层12，比如抗蚀层。可图案化材料能通过喷墨打印、旋涂、浸渍涂布、刮刀涂布或喷涂来涂布在衬底上。可图案化材料层可以是0.25-10μm厚，优选的是1-5μm厚。材料12的特定例子有可蚀刻塑料(比如聚甲基丙烯酸甲酯)以及光刻胶(比如包括酚醛清漆树脂和作为光敏化合物的萘醌二叠氮的AZ-5214E)。AZ-5214E可溶解在诸如乙酸甲氧基丙酯等溶剂中，该溶剂能旋涂到典型转速为3,000r.p.m的衬底10上。如果有必要，然后通过例如在烤箱中烘烤来干燥可图案化材料。
可图案化材料12然后诸如通过掩模蚀刻来图案化，其示意性地表示在图1b和1c中。这能通过用经过适当图案化的掩模覆盖可图案化材料12的表面来完成，该掩模由例如铜形成。特别合适的掩模图案可以是具有1mm宽的平行开口并且间隔1mm的条纹图案。然后，合适的材料，例如金属或半金属(比如锗等)，通过掩模沉积从而在可图案化材料12的顶部上形成掩模材料带14。掩模材料带的厚度可以相对较小，例如仅10nm。这些掩模材料带能抵抗特定类型的蚀刻。
然后，图1b所示的覆有掩模的可图案化材料受到蚀刻，该蚀刻去除可图案化材料12的未被掩模材料14覆盖的区域。适当的蚀刻条件是例如使氧的等离子体以200ml/分钟的速度并以200瓦特的功率流动。掩模材料带能耐受这种蚀刻条件，并且不会被它们所干扰，下面的可图案化材料12也是如此。生成的预图案化结构以横截面方式示意性地表示在图1c中。于是所生成的结构包括支撑图案化材料12带的衬底10，每一条带用掩模材料(比如锗)的薄层覆盖。
作为掩模蚀刻的可选方式，可图案化材料12可以通过以已知方式光学制版、全息摄影、微型压花或光刻来预图案化。例如，旋涂合适的光刻胶，比如AZ-5214E以后，该光刻胶例如通过烘干来干燥。合适的条件为例如在110℃烘烤4分钟。该烘干步骤使得光刻胶对光敏感。然后光刻胶通过适当的带状掩模暴露于UV光。该曝光过程的适当条件是UV光的强度为18mW/cm2而波长为365nm，且曝光过程进行大约10秒钟。UV光致使光刻胶聚合物在被曝光区域中裂成短链。下一步，利用AZ显影剂去除光刻胶的被曝光区域，该显影剂是包含氢氧化钾、氢氧化钠和烷基芳基磺酸钠盐的碱性水溶液。去除被曝光区域以后，例如通过在115℃烘烤15分钟来干燥所产生的预图案化结构。该生成的预图案化结构类似于图1c中所示的结构，但图案化材料12的顶面上没有掩模薄层14。
可选地，衬底上的预图案化材料层可通过喷墨打印、凹版移印(pad-printing)、丝网印刷或胶印而产生。
图案化方法的下一个步骤是将薄膜形成物质的溶液或悬浮体旋涂在图1c所示的预图案化衬底之上。旋涂是半导体制造技术领域众所周知的技术。它包括沉积适量的溶液以覆盖衬底，然后迅速旋转衬底。大部分溶液被抛离衬底。另一方面，薄的相对均匀的溶液层保留下来，该溶液层通常为10nm-20μm厚，这取决于溶液的浓度。在本发明的该步骤中，任何一种薄膜形成物质都可选择，如果它能形成均匀的旋涂薄膜并能由等离子体蚀刻的话。适当的材料包括聚合物，比如聚苯乙烯或聚噻吩等。这些聚合物能溶解在许多普通的有机溶剂(比如甲苯)中以形成浓度通常在0.1-10g/l，更优选地在0.5-5g/l范围内的溶液中。这有着更多优点，因为甲苯通常不溶解预图案化材料12，比如AZ-5214E或聚甲基丙烯酸甲酯。可选地，旋涂溶液可以是合适分散剂中的薄膜形成有机或无机材料所形成的胶状悬浮体的形式。
所生成的经旋涂的衬底的横截面结构示意性地表示在图1d中。可以注意到，薄膜形成物质膜16(其厚度在该图中被夸大了)紧随着图1c中所示的预图案化材料的轮廓。旋涂层的厚度通常为10nm-2μm。膜16的厚度可通过改变溶液(或悬浮体)中薄膜形成物质的浓度和旋转速度来控制。用来旋涂薄膜形成物质的典型旋转速度是500-5,000r.p.m。旋涂以后，使膜16干燥以除去溶剂，通常通过例如在60℃烘烤5分钟，尽管精确的条件当然取决于薄膜形成物质和所使用的溶剂。
图案化方法中的下一个步骤是以这种方式刻除由薄膜形成物质形成的均匀薄膜：即它仅保留在预图案化材料12的侧面周围。换句话说，薄膜基本上从衬底10的顶面上且从预图案化材料12的顶面上被去除。这能利用例如气流速度为200ml/分钟、功率为100瓦的氧气使图1d中所示的结构受到从上面进行的等离子体蚀刻而被完成。适当的蚀刻时间取决于膜16的厚度，但通常需要花1-10分钟的时间。所生成的蚀刻结构如图1e所示。可以注意到，膜16仅保留在图案化材料12的侧面周围，因为蚀刻工艺从预图案化材料12的顶部以及从衬底的表面除去了薄膜。不过，由于进行蚀刻的等离子体被垂直向下地引导，因此在它从衬底表面和预图案化材料的顶面刻除均匀薄膜的同时，它不会刻穿相对较厚的包围预图案化材料12区域的薄膜形成物质层。
作为等离子体蚀刻的可选手段，也可以通过其它蚀刻技术，比如激光烧蚀来去除薄膜。可以理解，在蚀刻步骤中重要的是薄膜形成物质膜在衬底上以及在预图案化材料上形成了均匀厚度膜的地方被去除，而邻接预图案化材料侧面的地方保留下来，如图1e所示。
最后，预图案化材料12通过例如用合适的有机溶剂，比如酮(例如丙酮)或醚溶解或松散而被去除。实践中已发现，如果材料14的薄层(例如，10nm厚)保留在预图案化材料的顶面上，那么溶剂能够通过它内部的缺陷并使下面的图案化材料12溶化。不过如果掩模材料层14更厚一些，那么它不得不被刻除以允许溶剂达至预图案化材料。这种蚀刻能利用气体流速为150ml/分钟和功率为150瓦的CF4等离子体来执行。在这些条件下，典型的蚀刻速度是大约25nm/分钟。应注意到，由于CF4等离子体不会蚀刻薄膜形成物质16，因此这种处理不会影响图案化材料边缘周围的干燥薄膜。
所生成的图案化材料如图1f所示。从而它包括衬底10，其中由薄膜形成物质形成的脊20从该衬底向上延伸，脊的图案对应于如图1c所示的预图案化蚀刻材料的轮廓。在图1f所示的实施例中，每一条脊具有基本均匀的宽度。脊从衬底表面基本垂直向上延伸。
脊的可选布置示意性地表示在图2中。图2a对应于图1c中所示的蚀刻后的具有掩模的可图案化材料，但其中蚀刻步骤已经使预图案化材料12具有稍微倾斜的侧面。这种轮廓实际上经常伴随着抗蚀剂的显影或蚀刻而获得。这主要是因为当光穿透抗蚀材料时光敏化合物的吸收使光减弱了。有时被称作体效应(bulk effect)。结果是抗蚀层顶部处的溶解速度高于邻近衬底的该层底部。需了解的是，这又最终导致形成的脊不精确垂直于衬底表面而是相对于衬底表面倾斜。在图2b中这种脊以21表示。通过比较图2a和2b可以发现，倾斜的脊21保持着预图案化材料12的轮廓。如图2b所示，每一条倾斜的脊仍然基本上具有均匀的宽度。
以上所述的图案化方法是有利的，因为它能仅仅在具有相对低分辨率的预图案化结构的基础上制作高分辨率结构，即衬底上的脊状薄膜形成物质。这样脊的宽度能通过例如改变旋涂在预图案化衬底上的溶液中的薄膜形成物质浓度和/或通过改变旋涂步骤中所使用的转速而被控制在0.1-10μm的范围内。
根据该图案化方法形成的脊又能用来产生具有同样高分辨率的新结构。这样提供了一种简单、快速而相对便宜的技术来制造电子器件的高分辨率元件，比如薄膜晶体管。这如图3a和3b所示。因此，图3a表示将导电层沉积在如图1f所示的带有脊的衬底之上的步骤。这能例如通过利用与产生图1b所示掩模材料的图案时所用的条带状掩模一样的掩模来完成。掩模上的线状图案的方向垂直于衬底10上的平行条纹状脊结构20。首先，通过掩模蒸镀铬的薄层以形成厚度约为5nm的铬条，随后直接通过蒸镀金而形成厚度约为15nm的导电条。铬的功能是提高金与衬底10之间的粘附性。该金属蒸镀形成沉积在脊之间的金属区域22以及脊自身顶部上的附带金属沉积物24。
在接下来的步骤中，通过用适当的溶剂，比如甲苯处理沉积了金属的带有脊的衬底除去形成脊的薄膜形成物质。该处理能在大约60℃的提升温度下在超声波浴(ultrasonic bath)中执行。这样从衬底上除去了脊而剩下由沉积的金属(金覆盖铬)形成的离散导电区域22。顺便提及，如果脊如图2b所示地倾斜，那么它可能更容易在该步骤中被清除，因为溶剂将直接通达至脊与衬底之间的连接处。这是因为金属不会沉积在倾斜的脊的悬垂部分以下，这使得蒸镀的金属与脊的侧面之间存在间隙，而脊与衬底相接触。在这种情况下，溶剂能够直接使倾斜的脊与衬底之间的附着点松动。
所形成的导电区域的图案的平面图示意性地表示在图4中。从而图4表示了潜在的源极和漏极的扩展2维阵列。需了解的是，图3b基本上是沿图4的线B-B剖开的横截面图。更详细地说，相邻的金属区域对(比如24和26)通过脊状薄膜形成物质(现在被去除)的厚度间隔开。该间隔优选地在0.1-10μm之间，更优选地在0.1-5μm之间。相邻的区域对构成了薄膜晶体管的潜在源极和漏极，只要它们具有针对该目的的适当大小和空间关系。原则上，图4所示的2维阵列可形成为具有任何想要的面积。该潜在源极和漏极的阵列可以通过在阵列上选择性地沉积半导体、绝缘体和导体区，而形成为薄膜晶体管阵列，其中导体区形成了与每一对源极和漏极有关的栅极，以便形成薄膜晶体管阵列。
在根据本发明第一个方面的图案化方法的变体中，其上形成了脊的图案的衬底是多层结构，该结构按顺序包括如上所述的由硅晶片、玻璃或塑料形成的衬底，该衬底涂布有抗蚀层，该抗蚀层又涂布有掩蔽材料薄层，比如金属或半金属，例如锗。在这种情况下，在作为“衬底”的该多层结构上执行图案化方法，从而在掩蔽材料上形成脊图案。然后，所生成的带有脊的结构经受等离子体蚀刻，以首先去除掩蔽材料、其次去除未被脊图案覆盖的抗蚀剂。第一蚀刻步骤可以利用CF4等离子体执行，而第二蚀刻步骤利用氧等离子体执行。
所产生的结构包括具有相对高的脊的图案的衬底，每一条脊由根据本发明第一方面形成的被支撑在掩蔽材料薄层上的脊构成，而该掩蔽材料薄层又被下面的未被蚀刻的抗蚀剂支撑着。形成较高的脊的图案使得沉积更厚的直到几个微米深的导电层成为可能，其中成对的潜在源极和漏极能由该导电层沿着如图3a和3b所示的相同的线并且如上所述地被形成。
能由图4所示的源极和漏极对24，26制作的典型薄膜晶体管如图5所示。这种薄膜晶体管包括衬底10和源极以及漏极24，26。半导体层28跨在源极和漏极之间。半导体可以是无机半导体，但更优选的是有机半导体，因为它们更易于通过溶液进行处理。合适的有机半导体的例子包括3-己基噻吩(P3HT)或聚芳胺(PAA)。半导体层通常为10-300nm厚，优选的是20-150nm。半导体由介电层30覆盖，该介电层可由这些材料形成，比如聚酰胺、聚甲基丙烯酸甲酯、聚(4-甲基-1-戊烯)或聚(4-乙烯基苯基)。该绝缘层通常具有30nm-2μm的厚度，更优选的是50nm-0.75μm。半导体和电介质能通过例如喷墨打印或凹版移印(pad-printing)而被沉积。最后，栅极32按照关于源极和漏极的适当空间关系沉积在介电层30上。栅极通常通过热蒸发金属或者通过喷墨打印聚合物溶液或在合适的分散剂中包含胶状粒子的悬浮体而形成。栅极的厚度优选的是10-1000nm。栅极可以由这些金属形成，比如铬、铝、金、银、铜、镍或它们的任意组合。可以理解，在有关图5所示薄膜晶体管的上下文中，源极与漏极24，26之间的间隔对应于根据本发明第一个方面的图案化方法形成的脊状薄膜形成物质的厚度。
需了解的是，图4所示的2维阵列能生成扩展的薄膜晶体管2维阵列。这种阵列优选地具有至少0.001m2的面积，更优选的是大约1m2。晶体管可以按这样的阵列形式封装：阵列密度为至少1,000晶体管/cm2。在这种情况下，通过把阵列中的每一个晶体管耦合至发光单元，比如有机发光二极管就能制造大面积的显示装置。
根据本发明第一个方面生成的脊的图案还可以用于其他技术领域。例如，它还可以用来制作用于DNA分离的亚微米级沟道。
现在通过参考以下例子进一步说明本发明。
例子
本发明的图案化方法用于在衬底上制作顶栅(top-gate)薄膜晶体管阵列。
首先，1.4μm厚的AZ-5214E光刻胶层旋涂在转速为3000r.p.m的1.5mm厚的玻璃衬底上。所提供的光刻胶溶解在乙酸甲氧基丙酯中。然后光刻胶在110℃烘烤4分钟以便除去溶剂。
然后通过在功率为18mW/cm2的UV光中暴露10分钟图案化光刻胶。该曝光步骤通过具有带槽的条纹图案的掩模来执行，其中槽的宽度为1mm并彼此间隔1mm。然后通过用显影剂把带有图形的结构处理1分钟而除去光刻胶的被曝光区域。所使用的显影剂由50％体积的AZ显影剂和50％体积的水组成。众所周知，AZ显影剂包括氢氧化钾、氢氧化钠以及烷基芳基磺酸钠盐。
然后使经过蚀刻的预图案化结构在115℃烘烤15分钟。然后，甲苯中包含1g/l的聚苯乙烯溶液被旋涂在预图案化衬底上。所使用的转速是3000r.p.m。在60℃将生成的薄膜烘烤5分钟，该薄膜在预图案化衬底的整个表面上形成了厚度为100nm的聚苯乙烯膜。
然后，经过旋涂的预图案化衬底经受气流速度为200ml/分钟和功率为100瓦的氧等离子体蚀刻2分钟。这样从预图案化材料顶表面且从预图案化材料之间的衬底除去了聚苯乙烯层，但没有除去预图案化材料的侧面周围的聚苯乙烯层。然后通过在丙酮中溶解而除去剩余的预图案化材料，剩下0.5μm宽的脊状聚苯乙烯，该脊从衬底向上延伸。
然后利用如上所述的相同的条带状掩模将导电条带蒸镀到带有脊的衬底上，但其中条带的方向垂直于先前形成的脊。这些条带由5nm的铬膜支撑着15nm的金膜而形成。提供铬层是为了提高金附着到衬底上的粘附性。蒸镀金属区域以后，在超声波浴中利用60℃的甲苯除去聚苯乙烯脊。这样形成了如图4所示地形成的金属化区域的扩展阵列。相邻的金属化区域按照聚苯乙烯脊的宽度，即0.5μm分隔开。具有厚度为100nm的聚芳胺的半导体层被旋涂并在80℃烘烤30分钟。接着，由聚甲基丙烯酸甲酯形成的厚度为700nm的介电层被旋涂并且接着再次在80℃烘烤30分钟。最后，由聚[3，4-亚乙二氧基噻吩]-聚苯乙烯磺酸形成的栅极以对准在源极与漏极之间的间隙上方的方式喷墨打印在介电层上，从而形成图5所示类型的薄膜晶体管。

Claims (14)

1.一种图案化方法，包括以下步骤：
(i)预先图案化衬底上的一层材料，
(ii)在预图案化的衬底上旋涂薄膜形成物质的溶液，
(iii)干燥被旋涂的溶液以在衬底的未图案化区域和预图案化的材料的表面和侧面上形成薄膜形成物质的薄膜，
(iv)以这种方式蚀刻干燥后的薄膜：即仅保留在预图案化的材料的侧面周围，以及
(v)去除预图案化的材料以在衬底上留下脊状的薄膜形成物质，脊的图案对应于预图案化的材料的轮廓。
2.根据权利要求1的图案化方法，其中每一条脊状薄膜形成物质具有基本上均匀的宽度，且这些脊从衬底表面垂直向上延伸或者向衬底表面倾斜。
3.根据权利要求1或2的图案化方法，其中每一条脊状薄膜形成物质的宽度是0.1-10μm。
4.根据前面任意一项权利要求的图案化方法，其中预图案化步骤(i)通过光刻或掩模蚀刻来实现。
5.根据前面任意一项权利要求的图案化方法，其中薄膜形成物质以溶解在溶剂中的形式被旋涂，其中它的浓度是0.1-10g/l。
6.根据前面任意一项权利要求的图案化方法，其中旋涂以500-5,000r.p.m的速度进行。
7.根据前面任意一项权利要求的图案化方法，其中在步骤(v)中通过将预图案化材料暴露于溶剂中而去除它，干燥的薄膜形成物质对这种溶剂不敏感。
8.一种用于形成薄膜晶体管的潜在源极和漏极的图案化方法，包括以下步骤：
(i)根据前面任意一项权利要求所限定的图案化方法在衬底上按照想要的图案形式形成脊状薄膜形成物质，
(ii)在图案化的衬底上沉积金属层，以及
(iii)除去脊状薄膜形成物质，剩下离散的形成薄膜晶体管的源极和漏极的金属区域。
9.根据权利要求8的图案化方法，其中脊状薄膜形成物质的图案是这样的：使得扩展的潜在源极和漏极的2维阵列通过该图案化方法来形成。
10.一种形成薄膜晶体管阵列的方法，包括：
(i)在根据权利要求9的衬底上形成潜在的源极和漏极的2维阵列，以及
(ii)在2维阵列上选择性地沉积半导体、绝缘体和导体区，其中导体区形成与每一对源极和漏极相关的栅极，从而形成薄膜晶体管阵列。
11.根据权利要求10的方法，其中半导体是有机半导体材料。
12.根据权利要求10或11的方法，其中晶体管2维阵列的面积至少为0.001m2。
13.一种用于形成显示装置的方法，包括以下步骤：根据权利要求10-12中任意一项所述的方法制造薄膜晶体管阵列，并将阵列中的每一个晶体管耦合至发光单元以形成显示装置。
14.一种图案化方法，基本上如本文涉及图1和/或图3的内容所述。
CNA2006100549866A 2005-02-25 2006-02-27 制作高分辨率结构的图案化方法 Pending CN1832104A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB0503926A GB2423634A (en) 2005-02-25 2005-02-25 A patterning method for manufacturing high resolution structures
GB0503926.8 2005-02-25

Publications (1)

Publication Number Publication Date
CN1832104A true CN1832104A (zh) 2006-09-13

Family

ID=34430215

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006100549866A Pending CN1832104A (zh) 2005-02-25 2006-02-27 制作高分辨率结构的图案化方法

Country Status (6)

Country Link
US (1) US7439193B2 (zh)
EP (1) EP1696472A1 (zh)
JP (1) JP4483801B2 (zh)
KR (1) KR100801998B1 (zh)
CN (1) CN1832104A (zh)
GB (1) GB2423634A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107622730A (zh) * 2016-07-12 2018-01-23 联想（新加坡）私人有限公司 显示赋予方法以及显示赋予物品
CN111519166A (zh) * 2015-02-13 2020-08-11 恩特格里斯公司 衬底部分上的复合原子层沉积ald涂层及在衬底部分上形成经图案化ald涂层的方法
CN112180679A (zh) * 2019-07-03 2021-01-05 深圳碳森科技有限公司 一种制备图案化聚合物的方法
US12018382B2 (en) 2018-09-06 2024-06-25 Entegris, Inc. Coatings for enhancement of properties and performance of substrate articles and apparatus

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456104B2 (en) * 2005-05-31 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8138075B1 (en) 2006-02-06 2012-03-20 Eberlein Dietmar C Systems and methods for the manufacture of flat panel devices
US8642474B2 (en) * 2007-07-10 2014-02-04 Advanced Micro Devices, Inc. Spacer lithography
GB0724774D0 (en) * 2007-12-19 2008-01-30 Cambridge Display Tech Ltd Organic thin film transistors, active matrix organic optical devices and methods of making the same
KR100968809B1 (ko) * 2008-09-30 2010-07-08 한국전자통신연구원 산화 아연 나노 패턴 형성방법
KR101083843B1 (ko) * 2008-12-11 2011-11-15 경북대학교 산학협력단 평면 게이트 제어 소자 및 그의 제조 방법
CA2787249C (en) 2009-01-29 2017-09-12 Digiflex Ltd. Process for producing a photomask on a photopolymeric surface
WO2012135469A1 (en) * 2011-03-29 2012-10-04 Natcore Technology, Inc. Method of controlling silicon oxide film thickness
JP7138337B2 (ja) 2018-08-02 2022-09-16 シヤチハタ株式会社 スタンプ台用、朱肉用又は浸透印用油性インキ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4359816A (en) * 1980-07-08 1982-11-23 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits
JPS58145133A (ja) 1982-02-23 1983-08-29 Fujitsu Ltd リフトオフパタ−ン形成方法
JPS6066432A (ja) 1983-09-22 1985-04-16 Nippon Telegr & Teleph Corp <Ntt> 微細パタ−ン形成法
JPS62199068A (ja) * 1986-02-27 1987-09-02 Toshiba Corp 半導体装置及びその製造方法
US5147740A (en) * 1990-08-09 1992-09-15 Rockwell International Corporation Structure and process for fabricating conductive patterns having sub-half micron dimensions
JPH06188228A (ja) * 1992-12-17 1994-07-08 Toshiba Corp レジストパターンの形成方法
JPH06188288A (ja) 1992-12-18 1994-07-08 Hitachi Ltd 半導体集積回路装置
US6326640B1 (en) * 1996-01-29 2001-12-04 Motorola, Inc. Organic thin film transistor with enhanced carrier mobility
DE19637770A1 (de) * 1996-09-16 1998-03-19 Koenig & Bauer Albert Ag Verfahren und Anlage zum automatischen Zu- und Abführen von Rollen
US6183938B1 (en) * 1998-12-08 2001-02-06 Advanced Micro Devices, Inc. Conformal organic coatings for sidewall patterning of sublithographic structures
US20020155389A1 (en) * 2000-10-24 2002-10-24 Bharath Rangarajan Inverse resist coating process
US6383952B1 (en) * 2001-02-28 2002-05-07 Advanced Micro Devices, Inc. RELACS process to double the frequency or pitch of small feature formation
GB2373095A (en) * 2001-03-09 2002-09-11 Seiko Epson Corp Patterning substrates with evaporation residues
WO2004013922A2 (en) * 2002-08-06 2004-02-12 Avecia Limited Organic electronic devices
US6566280B1 (en) * 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
JP4343516B2 (ja) * 2002-10-31 2009-10-14 大日本印刷株式会社 有機半導体材料と有機半導体素子の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111519166A (zh) * 2015-02-13 2020-08-11 恩特格里斯公司 衬底部分上的复合原子层沉积ald涂层及在衬底部分上形成经图案化ald涂层的方法
CN107622730A (zh) * 2016-07-12 2018-01-23 联想（新加坡）私人有限公司 显示赋予方法以及显示赋予物品
US12018382B2 (en) 2018-09-06 2024-06-25 Entegris, Inc. Coatings for enhancement of properties and performance of substrate articles and apparatus
CN112180679A (zh) * 2019-07-03 2021-01-05 深圳碳森科技有限公司 一种制备图案化聚合物的方法
WO2021000851A1 (zh) * 2019-07-03 2021-01-07 深圳碳森科技有限公司 制备图案化聚合物的方法

Also Published As

Publication number Publication date
JP4483801B2 (ja) 2010-06-16
GB0503926D0 (en) 2005-04-06
GB2423634A (en) 2006-08-30
EP1696472A1 (en) 2006-08-30
US20060194444A1 (en) 2006-08-31
US7439193B2 (en) 2008-10-21
JP2006270070A (ja) 2006-10-05
KR20060094859A (ko) 2006-08-30
KR100801998B1 (ko) 2008-02-12

Similar Documents

Publication Publication Date Title
CN1832104A (zh) 制作高分辨率结构的图案化方法
US8828649B2 (en) Method of patterning a thin film
JP5114406B2 (ja) 高性能の有機デバイス製造用レーザアブレーション法
US20080012151A1 (en) Method and an Apparatus for Manufacturing an Electronic Thin-Film Component and an Electronic Thin-Film Component
US7737631B2 (en) Flat panel display with repellant and border areas and method of manufacturing the same
US9159925B2 (en) Process for imprint patterning materials in thin-film devices
US20060116001A1 (en) Patterning method
US20120064652A1 (en) Optoelectronic devices and a method for producing the same
CN1454447A (zh) 在有机发光二极管装置中形成电极图案
JP4466547B2 (ja) トランジスタの製造方法
KR20140130913A (ko) 마스크 및 마스크 제조 방법
CN101055830A (zh) 自限定边界的薄膜图形制备方法
CN101611341A (zh) 容忍扭曲的像素设计
KR100646936B1 (ko) 유기 발광소자 및 그 제조방법
US7951720B2 (en) Method of forming a contact hole for a semiconductor device
EP1727219B1 (en) Organic thin film transistor and method for producing the same
WO2007142603A1 (en) An integrated shadow mask and method of fabrication thereof
JP2004259748A (ja) 電極架橋型分子素子の電極製造方法及び該方法により製造された電極構造を有する電極架橋型分子素子
KR20020057024A (ko) 유기 전기발광소자의 음극분리벽 형성방법
KR20170121374A (ko) 금속 패턴이 형성된 유연 필름의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication