JP2006229931A - デイジーチェーンを形成するマルチデバイスシステムおよびその駆動方法 - Google Patents
デイジーチェーンを形成するマルチデバイスシステムおよびその駆動方法 Download PDFInfo
- Publication number
- JP2006229931A JP2006229931A JP2005376607A JP2005376607A JP2006229931A JP 2006229931 A JP2006229931 A JP 2006229931A JP 2005376607 A JP2005376607 A JP 2005376607A JP 2005376607 A JP2005376607 A JP 2005376607A JP 2006229931 A JP2006229931 A JP 2006229931A
- Authority
- JP
- Japan
- Prior art keywords
- drive
- bus
- response
- host device
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
-
- E—FIXED CONSTRUCTIONS
- E04—BUILDING
- E04C—STRUCTURAL ELEMENTS; BUILDING MATERIALS
- E04C2/00—Building elements of relatively thin form for the construction of parts of buildings, e.g. sheet materials, slabs, or panels
- E04C2/02—Building elements of relatively thin form for the construction of parts of buildings, e.g. sheet materials, slabs, or panels characterised by specified materials
- E04C2/26—Building elements of relatively thin form for the construction of parts of buildings, e.g. sheet materials, slabs, or panels characterised by specified materials composed of materials covered by two or more of groups E04C2/04, E04C2/08, E04C2/10 or of materials covered by one of these groups with a material not specified in one of the groups
- E04C2/284—Building elements of relatively thin form for the construction of parts of buildings, e.g. sheet materials, slabs, or panels characterised by specified materials composed of materials covered by two or more of groups E04C2/04, E04C2/08, E04C2/10 or of materials covered by one of these groups with a material not specified in one of the groups at least one of the materials being insulating
- E04C2/292—Building elements of relatively thin form for the construction of parts of buildings, e.g. sheet materials, slabs, or panels characterised by specified materials composed of materials covered by two or more of groups E04C2/04, E04C2/08, E04C2/10 or of materials covered by one of these groups with a material not specified in one of the groups at least one of the materials being insulating composed of insulating material and sheet metal
-
- E—FIXED CONSTRUCTIONS
- E04—BUILDING
- E04B—GENERAL BUILDING CONSTRUCTIONS; WALLS, e.g. PARTITIONS; ROOFS; FLOORS; CEILINGS; INSULATION OR OTHER PROTECTION OF BUILDINGS
- E04B1/00—Constructions in general; Structures which are not restricted either to walls, e.g. partitions, or floors or ceilings or roofs
- E04B1/38—Connections for building structures in general
- E04B1/61—Connections for building structures in general of slab-shaped building elements with each other
- E04B1/6108—Connections for building structures in general of slab-shaped building elements with each other the frontal surfaces of the slabs connected together
- E04B1/612—Connections for building structures in general of slab-shaped building elements with each other the frontal surfaces of the slabs connected together by means between frontal surfaces
- E04B1/6125—Connections for building structures in general of slab-shaped building elements with each other the frontal surfaces of the slabs connected together by means between frontal surfaces with protrusions on the one frontal surface co-operating with recesses in the other frontal surface
-
- E—FIXED CONSTRUCTIONS
- E04—BUILDING
- E04C—STRUCTURAL ELEMENTS; BUILDING MATERIALS
- E04C2/00—Building elements of relatively thin form for the construction of parts of buildings, e.g. sheet materials, slabs, or panels
- E04C2/30—Building elements of relatively thin form for the construction of parts of buildings, e.g. sheet materials, slabs, or panels characterised by the shape or structure
- E04C2/34—Building elements of relatively thin form for the construction of parts of buildings, e.g. sheet materials, slabs, or panels characterised by the shape or structure composed of two or more spaced sheet-like parts
- E04C2/3405—Building elements of relatively thin form for the construction of parts of buildings, e.g. sheet materials, slabs, or panels characterised by the shape or structure composed of two or more spaced sheet-like parts spaced apart by profiled spacer sheets
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
Landscapes
- Engineering & Computer Science (AREA)
- Architecture (AREA)
- Civil Engineering (AREA)
- Structural Engineering (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
【解決手段】 本発明のマルチデバイスシステムは、チェーンバス、ホストデバイスおよびクライアントデバイスによって発振するデイジーチェーンにより形成される。本発明のマルチデバイスシステムおよびその駆動方法では、データチェーンの発振周期のみを測定して、ホストデバイスとクライアントデバイスとの間のデータ伝送遅延時間を把握することができる。
【選択図】図1
Description
そして、tOSCが検出(測定)される場合、ホストデバイス110からi番目クライアントデバイス120_iまでの伝送遅延時間(tDi)は(数式2)に基づいて計算できる。
図2aおよび図2bは、それぞれ図1のクライアントデバイス120_1〜120_Nの例を示す図である。図2aおよび図2bに示すように、クライアントデバイス120_1〜120_Nのそれぞれは、駆動入力バッファ(DIB)、駆動出力バッファ(DOB)、応答入力バッファ(RIB)および応答出力バッファ(ROB)をさらに含む。
ここで、遅延クロックの数(tCi)は、i番目クライアントデバイス120_iまでの伝送遅延時間(tDi)を基準クロック(RCLK)の周期(tRCLK)で割ったものと同一である。
={i*tOSC/(2*(2N+1))}/{tOSC/K}
=i*K/(2*(N+1)) … (数式4)
この際、前記i、K、Nは全て容易に確認することができるので、第iクライアントデバイス120_iでの遅延クロックの数(tCi)は容易に予測することができる。
ここで、遅延クロックの数(tCi)はi番目クライアントデバイス120_iまでの伝送遅延時間(tDi)を基準クロック(RCLK)の周期(tRCLK)で割ったものと同一である。
={i*tOSC/(2*(N+1))}/{tOSC/K}
=i*K/(2*(N+1)) … (数式6)
図5のマルチデバイスシステム500のその他の構成および作用は、図1のマルチデバイスシステム100に係る説明を参照して、当業者によって容易に理解可能であろう。したがって、本明細書では、それについての具体的な説明は省略する。
120_i、520_i クライアントデバイス
tBUF バッファリング遅延時間
tFLT フライト遅延時間
130_i、530_i 駆動バス段
140_i 応答バス段
150、550 チェーンバス
DI 駆動入力端
DO 駆動出力端
RI 応答入力端
RO 応答出力端
tBUF バッファリング遅延時間
tFLT フライト遅延時間
Claims (16)
- マルチデバイスシステムにおいて、
自己の出力端を通じてデータを送信し、自己の入力端を通じてデータを受信し、前記入力端の信号を前記出力端に提供するホストデバイスであって、前記出力端の信号を一定の周期で発振させるための発振手段を含むホストデバイスと、
それぞれが駆動入力端、駆動出力端、応答入力端、および応答出力端を含む第1乃至第N(Nは2以上の自然数)クライアントデバイスと、
第1駆動バス段が前記ホストデバイスの出力端と前記第1クライアントデバイスの駆動入力端を連結し、第i(iは2乃至N)駆動バス段が第(i−1)クライアントデバイスの駆動出力端と第iクライアントデバイスの駆動入力端を連結するように構成された第1乃至第N駆動バス段を含む駆動システムバスと、
第1応答バス段が前記ホストデバイスの入力端と前記第1クライアントデバイスの応答出力端を連結し、第i(iは2乃至N)応答バス段が第(i−1)クライアントデバイスの応答入力端と第iクライアントデバイスの応答出力端を連結するように構成された第1乃至第N応答バス段を含む応答システムバスと、
前記第Nクライアントデバイスの駆動出力端と前記第Nクライアントデバイスの応答入力端を連結するチェーンバスと、
を備えることを特徴とするマルチデバイスシステム。 - 前記クライアントデバイスの少なくとも一つは、前記駆動入力端と前記駆動出力端との間の信号、および前記応答入力端と前記応答出力端との間の信号の少なくとも一つをK倍に逓倍するための周波数逓倍器をさらに備えることを特徴とする請求項1に記載のマルチデバイスシステム。
- 前記Kの値は外部でプログラム可能であることを特徴とする請求項2に記載のマルチデバイスシステム。
- 前記ホストデバイスは、前記自己の入力端の信号を予め定められたバッファリング遅延時間(tBUF)で前記自己の出力端に提供するために駆動され、
前記クライアントデバイスのそれぞれは、前記駆動入力端の信号を前記バッファリング遅延時間(tBUF)で前記駆動出力端に提供し、前記応答入力端の信号を前記バッファリング遅延時間(tBUF)で前記応答出力端に提供するために駆動され、
前記駆動バス段のそれぞれと前記応答バス段のそれぞれは、予め定められたフライト遅延時間(tFLT)でデータを伝送するように構成され、
前記チェーンバスは前記フライト遅延時間(tFLT)でデータを伝送するように構成されることを特徴とする請求項1に記載のマルチデバイスシステム。 - 前記クライアントデバイスのそれぞれは、
前記駆動入力端に受信される信号をバッファリングするための駆動入力バッファと、
前記駆動入力バッファの信号をバッファリングして、前記駆動出力端に提供するための駆動出力バッファと、
前記応答入力端に受信される信号をバッファリングするための応答入力バッファと、
前記応答入力バッファの信号をバッファリングして、前記応答出力端に提供するための応答出力バッファと、
をさらに備えることを特徴とする請求項1に記載のマルチデバイスシステム。 - 前記クライアントデバイスは、独立して駆動可能なメモリ素子を内蔵するメモリモジュールであることを特徴とする請求項1に記載のマルチデバイスシステム。
- マルチデバイスシステムにおいて、
自己の出力端を通じてデータを送信し、自己の入力端を通じてデータを受信し、前記入力端の信号を前記出力端に提供するホストデバイスであって、前記出力端の信号を一定の周期で発振させるための発振手段を含むホストデバイスと、
それぞれが駆動入力端および駆動出力端を含む第1乃至第N(Nは2以上の自然数)クライアントデバイスと、
第1駆動バス段が前記ホストデバイスの出力端と前記第1クライアントデバイスの駆動入力端を連結し、第i(iは2乃至N)駆動バス段が第(i−1)クライアントデバイスの駆動出力端と第iクライアントデバイスの駆動入力端を連結するように構成された第1乃至第N駆動バス段を含む駆動システムバスと、
前記第Nクライアントデバイスの駆動出力端と前記第Nホストデバイスの入力端を連結するチェーンバスと、
を備えることを特徴とするマルチデバイスシステム。 - 前記クライアントデバイスの少なくとも一つは、前記駆動入力端と前記駆動出力端との間の信号をK倍に逓倍するための周波数逓倍器を備えることを特徴とする請求項7に記載のマルチデバイスシステム。
- 前記Kの値は外部でプログラム可能であることを特徴とする請求項7に記載のマルチデバイスシステム。
- 前記ホストデバイスは、前記入力端の信号を予め定められたバッファリング遅延時間(tBUF)で前記出力端に提供するために駆動され、
前記クライアントデバイスのそれぞれは、前記駆動入力端の信号を前記バッファリング遅延時間(tBUF)で前記駆動出力端に提供し、前記応答入力端の信号を前記バッファリング遅延時間(tBUF)で前記応答出力端に提供するために駆動され、
前記駆動バス段のそれぞれと前記応答バス段のそれぞれは、予め定められたフライト遅延時間(tFLT)でデータを伝送するように構成され、
前記チェーンバスは、前記フライト遅延時間(tFLT)でデータを伝送するように構成されることを特徴とする請求項7に記載のマルチデバイスシステム。 - 前記クライアントデバイスのそれぞれは、
前記駆動入力端に受信される信号をバッファリングするための駆動入力バッファと、
前記駆動入力バッファの信号をバッファリングして、前記駆動出力端に提供するための駆動出力バッファと、
をさらに備えることを特徴とする請求項7に記載のマルチデバイスシステム。 - 前記クライアントデバイスは、独立して駆動可能なメモリ素子を内蔵するメモリモジュールであることを特徴とする請求項7に記載のマルチデバイスシステム。
- ホストデバイス、N個のクライアントデバイス、駆動システムバスおよび応答システムバスを含むマルチデバイスシステムの駆動方法であって、前記N個のクライアントデバイスが前記駆動システムバスを介して前記ホストデバイスからのデータを順次伝送し、前記応答システムバスを介して前記ホストデバイスにデータを順次伝送するマルチデバイスシステムの駆動方法において、
前記ホストデバイスと前記N個のクライアントデバイスをデイジーチェーンを用いて形成するために、前記ホストデバイスからN番目のクライアントデバイスにおける駆動出力端と応答入力端との間にチェーンバスを設ける段階であって、前記駆動出力端が前記駆動システムバス上の信号を出力し、前記応答入力端が前記応答システムバス上のデータを入力するように構成されたチェーンバスを設ける段階と、
前記ホストデバイスが特定端子の信号の発振周期(tOSC)を検出する段階と、
前記ホストデバイスがi番目クライアントデバイスまでの伝送遅延時間(tDi)を数式tDi=i*tOSC/(2*(2N+1))に基づいて計算する段階と、
を備えることを特徴とするマルチデバイスシステムの駆動方法。 - ホストデバイス、N個のクライアントデバイス、駆動システムバスおよび応答システムバスを含むマルチデバイスシステムの駆動方法であって、前記N個のクライアントデバイスが前記駆動システムバスを介して前記ホストデバイスからのデータを順次伝送し、前記応答システムバスを介して前記ホストデバイスにデータを順次伝送するマルチデバイスシステムの駆動方法において、
前記ホストデバイスと前記N個のクライアントデバイスをデイジーチェーンを用いて形成するために、前記ホストデバイスからN番目のクライアントデバイスにおける駆動出力端と応答入力端との間にチェーンバスを配置する段階であって、前記駆動出力端が前記駆動システムバス上の信号を出力し、前記応答入力端が前記応答システムバス上のデータを入力するように構成されたチェーンバスを配置する段階と、
前記駆動システムバスまたは前記応答システムバスの信号をK倍に逓倍するように設定し、前記第iクライアントデバイスの基準クロックを発生する段階と、
前記ホストデバイスが、前記ホストデバイスから発生する信号が前記第iクライアントデバイスに到逹する間に進行可能な前記基準クロックの最大クロック数である前記第iクライアントデバイスの遅延クロックの数(tCi)を数式tCi=i*K/(2*(2N+1))に基づいて計算する段階と、
を備えることを特徴とするマルチデバイスシステムの駆動方法。 - ホストデバイス、N個のクライアントデバイス、および駆動システムバスを含むマルチデバイスシステムの駆動方法であって、前記N個のクライアントデバイスが前記駆動システムバスを介して前記ホストデバイスからのデータを順次伝送する前記マルチデバイスシステムの駆動方法において、
前記ホストデバイスと前記N個のクライアントデバイスをデイジーチェーンを用いて形成するために、前記ホストデバイスからN番目のクライアントデバイスにおける駆動出力端と前記ホストデバイスの入力端との間にチェーンバスを配置する段階であって、前記駆動出力端が前記駆動システムバス上の信号を出力するように構成されたチェーンバスを配置する段階と、
前記ホストデバイスが特定端子の信号の発振周期(tOSC)を検出する段階と、
前記ホストデバイスが、i番目クライアントデバイスまでの伝送遅延時間(tDi)を数式tDi=i*tOSC/(2*(N+1))に基づいて計算する段階と、
を備えることを特徴とするマルチデバイスシステムの駆動方法。 - ホストデバイス、N個のクライアントデバイス、駆動システムバスおよび応答システムバスを含むマルチデバイスシステムの駆動方法であって、前記N個のクライアントデバイスが前記駆動システムバスを介して前記ホストデバイスからのデータを順次伝送する前記マルチデバイスシステムの駆動方法において、
前記ホストデバイスと前記N個のクライアントデバイスをデイジーチェーンを用いて形成するために、前記ホストデバイスからN番目のクライアントデバイスにおける駆動出力端と前記ホストデバイスの入力端との間にチェーンバスを配置する段階であって、前記駆動出力端が前記駆動システムバス上の信号を出力するように構成されたチェーンバスを配置する段階と、
前記駆動システムバスの信号をK倍に逓倍するように設定し、前記第iクライアントデバイスの基準クロックを発生する段階と、
前記ホストデバイスが、前記ホストデバイスから発生する信号が前記第iクライアントデバイスに到逹する間に進行可能な前記基準クロックの最大クロック数である前記第iクライアントデバイスの遅延クロック(tCi)の数を数式tCi=i*K/(2*(N+1))に基づいて計算する段階と、
を備えることを特徴とするマルチデバイスシステムの駆動方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050012975A KR100666225B1 (ko) | 2005-02-17 | 2005-02-17 | 데이지 체인을 형성하는 멀티 디바이스 시스템 및 이의 구동방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006229931A true JP2006229931A (ja) | 2006-08-31 |
Family
ID=36776328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005376607A Pending JP2006229931A (ja) | 2005-02-17 | 2005-12-27 | デイジーチェーンを形成するマルチデバイスシステムおよびその駆動方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7380152B2 (ja) |
JP (1) | JP2006229931A (ja) |
KR (1) | KR100666225B1 (ja) |
DE (1) | DE102005044083A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005051792A1 (de) * | 2005-10-28 | 2007-05-03 | Infineon Technologies Ag | Verfahren zur Datenübertragung in einer Speichervorrichtung, Vorrichtung zur Kopplung eines Speichermoduls mit einer Speichersteuerung und entsprechendes Speichermodul |
US7478256B2 (en) * | 2006-01-24 | 2009-01-13 | National Instruments Corporation | Coordinating data synchronous triggers on multiple devices |
KR100843707B1 (ko) * | 2006-05-11 | 2008-07-04 | 삼성전자주식회사 | 데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를이용한 메모리 모듈 및 메모리 시스템 |
KR101416319B1 (ko) * | 2008-03-19 | 2014-07-09 | 삼성전자주식회사 | 메모리 칩들이 적층되는 메모리 모듈을 포함하는 반도체메모리 장치 |
US8463959B2 (en) | 2010-05-31 | 2013-06-11 | Mosaid Technologies Incorporated | High-speed interface for daisy-chained devices |
TW201347051A (zh) | 2012-01-27 | 2013-11-16 | Mosaid Technologies Inc | 連接記憶體晶粒形成記憶體系統的方法與設備 |
KR102656189B1 (ko) | 2016-07-19 | 2024-04-11 | 삼성전자주식회사 | 직렬로 연결되는 스토리지 장치들 중 직접 연결되지 않은 스토리지 장치를 제어하도록 구성되는 전자 장치, 그것에 포함되는 스토리지 장치, 그것을 포함하는 컴퓨팅 시스템, 및 스토리지 장치의 컨트롤러의 동작 방법 |
KR20180033368A (ko) | 2016-09-23 | 2018-04-03 | 삼성전자주식회사 | 케스-케이드 연결 구조로 레퍼런스 클록을 전달하는 스토리지 장치들을 포함하는 전자 장치 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0338135A (ja) * | 1989-07-05 | 1991-02-19 | Mitsubishi Electric Corp | ループ状光伝送システム |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970705324A (ko) * | 1994-07-26 | 1997-09-06 | 데이비드 브루너 | 멀티-노달 디지탈 전화 분산 시스템(Multi-nodal digital telephone distribution system) |
KR0170495B1 (ko) * | 1995-12-06 | 1999-03-30 | 양승택 | 가상토큰버스 통신망의 매체접근 제어장치 및 그 방법 |
US6912680B1 (en) * | 1997-02-11 | 2005-06-28 | Micron Technology, Inc. | Memory system with dynamic timing correction |
US6378018B1 (en) * | 1997-10-10 | 2002-04-23 | Intel Corporation | Memory device and system including a low power interface |
JPH11175465A (ja) | 1997-12-12 | 1999-07-02 | Denso Corp | バス構造及びバス権制御方法 |
US6003118A (en) * | 1997-12-16 | 1999-12-14 | Acer Laboratories Inc. | Method and apparatus for synchronizing clock distribution of a data processing system |
KR100418344B1 (ko) * | 1998-12-16 | 2004-06-11 | 엘지전자 주식회사 | 교환시스템에서의작업제어방법 |
US7130958B2 (en) * | 2003-12-02 | 2006-10-31 | Super Talent Electronics, Inc. | Serial interface to flash-memory chip using PCI-express-like packets and packed data for partial-page writes |
US6643787B1 (en) * | 1999-10-19 | 2003-11-04 | Rambus Inc. | Bus system optimization |
US6545875B1 (en) * | 2000-05-10 | 2003-04-08 | Rambus, Inc. | Multiple channel modules and bus systems using same |
US6625687B1 (en) * | 2000-09-18 | 2003-09-23 | Intel Corporation | Memory module employing a junction circuit for point-to-point connection isolation, voltage translation, data synchronization, and multiplexing/demultiplexing |
US6317352B1 (en) * | 2000-09-18 | 2001-11-13 | Intel Corporation | Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules |
US6839785B2 (en) * | 2001-03-21 | 2005-01-04 | Siemens Energy & Automation, Inc. | System for and method of interfacing expansion modules with programmable logic controllers (PLC) |
US6996644B2 (en) * | 2001-06-06 | 2006-02-07 | Conexant Systems, Inc. | Apparatus and methods for initializing integrated circuit addresses |
US20030039243A1 (en) | 2001-06-26 | 2003-02-27 | Parker Jon A. | Technique for creating a fault-tolerant daisy-chained serial bus |
JP4159415B2 (ja) * | 2002-08-23 | 2008-10-01 | エルピーダメモリ株式会社 | メモリモジュール及びメモリシステム |
US6996749B1 (en) * | 2003-11-13 | 2006-02-07 | Intel Coporation | Method and apparatus for providing debug functionality in a buffered memory channel |
US7330992B2 (en) * | 2003-12-29 | 2008-02-12 | Micron Technology, Inc. | System and method for read synchronization of memory modules |
US7447240B2 (en) * | 2004-03-29 | 2008-11-04 | Micron Technology, Inc. | Method and system for synchronizing communications links in a hub-based memory system |
US7310748B2 (en) * | 2004-06-04 | 2007-12-18 | Micron Technology, Inc. | Memory hub tester interface and method for use thereof |
US7669027B2 (en) * | 2004-08-19 | 2010-02-23 | Micron Technology, Inc. | Memory command delay balancing in a daisy-chained memory topology |
JP2006065697A (ja) * | 2004-08-27 | 2006-03-09 | Hitachi Ltd | 記憶デバイス制御装置 |
US20060047990A1 (en) * | 2004-09-01 | 2006-03-02 | Micron Technology, Inc. | System and method for data storage and transfer between two clock domains |
US7299313B2 (en) * | 2004-10-29 | 2007-11-20 | International Business Machines Corporation | System, method and storage medium for a memory subsystem command interface |
US7356737B2 (en) * | 2004-10-29 | 2008-04-08 | International Business Machines Corporation | System, method and storage medium for testing a memory module |
US7512762B2 (en) * | 2004-10-29 | 2009-03-31 | International Business Machines Corporation | System, method and storage medium for a memory subsystem with positional read data latency |
-
2005
- 2005-02-17 KR KR1020050012975A patent/KR100666225B1/ko active IP Right Grant
- 2005-06-24 US US11/165,340 patent/US7380152B2/en active Active
- 2005-09-08 DE DE102005044083A patent/DE102005044083A1/de not_active Ceased
- 2005-12-27 JP JP2005376607A patent/JP2006229931A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0338135A (ja) * | 1989-07-05 | 1991-02-19 | Mitsubishi Electric Corp | ループ状光伝送システム |
Also Published As
Publication number | Publication date |
---|---|
US7380152B2 (en) | 2008-05-27 |
DE102005044083A1 (de) | 2006-08-24 |
KR20060092313A (ko) | 2006-08-23 |
US20060181944A1 (en) | 2006-08-17 |
KR100666225B1 (ko) | 2007-01-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2006229931A (ja) | デイジーチェーンを形成するマルチデバイスシステムおよびその駆動方法 | |
CN105406842B (zh) | 半导体器件的输出时序控制电路及其方法 | |
KR100523716B1 (ko) | 탑재되는 메모리 장치들의 수에 제한없는 레지스터 및이를 갖는 메모리 모듈 | |
US7685325B2 (en) | Synchronous bus controller system | |
US7068086B2 (en) | Phase correction circuit | |
JP2006086455A (ja) | 半導体装置 | |
US9537477B2 (en) | Semiconductor apparatus capable of converting a frequency of an input clock | |
US8018445B2 (en) | Serial data input system | |
US9450587B2 (en) | Test circuit and test method of semiconductor apparatus | |
US7529960B2 (en) | Apparatus, system and method for generating self-generated strobe signal for peripheral device | |
US20050220196A1 (en) | Data transfer circuit | |
JP2009187258A (ja) | 入出力端子共用クロック周波数選択発振回路 | |
JP2007188213A (ja) | 半導体集積回路装置 | |
KR100734521B1 (ko) | 시스템 온 칩을 위한 ip 모듈 | |
JPH10200586A (ja) | データ信号伝送方法および半導体装置の信号入力回路 | |
JP2011061589A (ja) | シリアルデータの受信回路および受信方法 | |
KR100186319B1 (ko) | 데이타 전송회로 | |
JP2010088186A (ja) | モータ制御回路 | |
JPH10290142A (ja) | 半導体集積回路のフリップフロップ回路とそのクロック制御回路 | |
CN117728911A (zh) | 一种dTOF系统的时钟校准方法及dTOF系统 | |
JP2006202398A (ja) | 半導体記憶装置 | |
JP2002329395A (ja) | 同期型半導体装置 | |
JP2004118843A (ja) | クロックソース切替システム | |
JP2005184354A (ja) | データ送信制御装置およびデータ送信制御方法 | |
JP2001290564A (ja) | モード設定回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080620 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110224 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110705 |