JP2006223071A - 負荷駆動回路の過電流検知装置 - Google Patents

Abstract

【課題】 負荷駆動回路を流れる過電流を検出する過電流検知部の誤動作を防止した負荷駆動回路の過電流検知装置を提供する。
【解決手段】 電源３の電圧が上昇してＮｃｈ ＦＥＴＱ１が不飽和スイッチング状態となった場合、過電流検出電流よりもはるかに低い電流上昇であるにもかかわらず、コンパレータ出力として過電流が流れたことを示すＨｉ出力がされるが、高電圧側誤動作防止部１においてコンパレータ出力をＬｏｗレベルとするので、過電流検出の誤動作を防止することができる
【選択図】 図１

Description

本発明は、電源から出力される過電流を検知する過電流検知部の誤動作を防止する負荷駆動回路の過電流検知装置に関する。

従来、電源から負荷へと流れる過電流を検知する回路として、例えば特開２００１−８３１９０号公報に記載されたものがある。
これは、スイッチング素子としてのＮｃｈ ＦＥＴのオン抵抗を電流検出用の抵抗として用い、電源に接続されたＮｃｈ ＦＥＴのドレイン端子と負荷に接続されたソース端子との間を流れる電流により生じた電位差と、あらかじめ定められた過電流検出基準電圧とを比較するものである。

この過電流検出基準電圧は、通常時よりも大きな電流（過電流）がＮｃｈ ＦＥＴのドレイン端子−ソース端子間を流れることにより生じる電位差をもとに設定される。よって、Ｎｃｈ ＦＥＴのドレイン端子とソース端子との間の電位差が過電流検出基準電圧を超えたときに、負荷に過電流が流れていると判定するものである。
また、このようなＮｃｈ ＦＥＴを駆動するためにはゲート電圧をソース電圧よりも高くする必要があり、ＤＣ−ＤＣコンバータ等を用いてソース電圧より高いゲート電圧を作り、Ｎｃｈ ＦＥＴを完全オンさせてオン抵抗値が最も小さい状態でＮｃｈ ＦＥＴを駆動していた。
特開２００１−８３１９０号公報

そのため従来の過電流を検知する回路においては、Ｎｃｈ ＦＥＴを駆動するためにゲート電圧駆動回路によって、例えばＤＣ−ＤＣコンバータ等を用いて作り出された安定化電源電圧や、最大ゲート端子−ソース端子間電圧を超えないように上限規制が行われた電圧（以下、クリップ電圧と呼ぶ）を生成し、この生成した電圧（以下、ゲート電圧と呼ぶ）をＮｃｈ ＦＥＴのゲート端子に印加していた。

しかしながら、負荷に電力を供給している電源の電圧が上昇すると、ゲート電圧駆動回路から出力される電圧は一定電圧、または上限規制が行われたクリップ制御電圧であるため、Ｎｃｈ ＦＥＴのゲート電圧とソース電圧との差がＮｃｈ ＦＥＴを駆動できるゲート端子−ソース端子間電圧よりも低くなり、Ｎｃｈ ＦＥＴを完全オンできなくなる。
このＮｃｈ ＦＥＴが、完全オンとならない状態である不飽和スイッチング状態では、Ｎｃｈ ＦＥＴのオン抵抗値が非常に大きくなるため、ドレイン端子−ソース端子間の電流に対する電圧降下は非常に大きくなる。
したがって、電源から負荷へと流れる電流に、検出すべき過電流（以下、過電流検出基準電流とも呼ぶ）よりもはるかに低い電流値上昇があった場合でも、過電流検出基準電圧を超えてしまい、過電流検知部として誤動作（過電流の誤検知）を起こしてしまうといった問題があった。

そこで本発明はこのような問題点に鑑み、負荷駆動回路を流れる過電流を検出する過電流検知部の誤動作を防止した負荷駆動回路の過電流検知装置を提供することを目的とする。

本発明は、ドレイン端子を電源側に接続し、ソース端子を負荷側に接続したＮｃｈ ＦＥＴを介して電力供給される負荷駆動回路において、過電流検知部によって、Ｎｃｈ ＦＥＴのドレイン端子とソース端子間の電位差を演算し、該電位差と所定の過電流検出基準電圧値とを比較することによって負荷へ流れる過電流を検知し、高電圧検知回路によって、Ｎｃｈ ＦＥＴが不飽和スイッチング状態となる高電圧が電源から当該Ｎｃｈ ＦＥＴに印加されたことが検知されると、第１キャンセル回路によって過電流検知部からの出力をキャンセルする、または電位差演算前のドレイン端子側の電圧をキャンセルするものとした。

本発明によれば、電源の電圧が高電圧となったことが高電圧検知回路によって検知された場合には、第１キャンセル回路によって過電流検知部からの出力をキャンセル、またはドレイン端子側の電圧をキャンセルするので、Ｎｃｈ ＦＥＴの不飽和スイッチング状態に起因して過電流検知部が誤動作することを防止できる。

次に本発明の実施の形態を実施例により説明する。
まず、第１の実施例について説明する。
図１に、第１の実施例における全体構成を示し、図２に、ゲート電圧とソース電源とを示す。
電源３と負荷４との間に過電流検知部２を設け、電源３から負荷４へと流れ込む過電流の検知を行う。
過電流検知部２は、Ｎｃｈ ＦＥＴＱ１と、Ｎｃｈ ＦＥＴＱ１を駆動するためのゲート電圧駆動回路２１とを備える。

Ｎｃｈ ＦＥＴＱ１は、ドレイン端子が電源３に接続され、ソース端子が負荷４に接続される。ゲート電圧駆動回路２１には、図示しない制御部よりＮｃｈ ＦＥＴＱ１の駆動を制御する制御信号が入力され、ゲート電圧駆動回路２１は入力された制御信号に応じてゲート電圧を生成し、該ゲート電圧をＮｃｈ ＦＥＴＱ１のゲート端子に印加して、Ｎｃｈ ＦＥＴＱ１をオンさせる。

なおゲート電圧駆動回路２１には、図示しないが電源３の電力が印加されている。
またゲート電圧駆動回路２１は、電源３の電力をもとにゲート電圧としてＤＣ−ＤＣコンバータ等を用いて作り出した一定の安定化電源電圧、または上限が所定値に規制されたクリップ制御電圧を出力する。
この安定化電源電圧およびクリップ電圧は図２に示すように、ゲート電圧駆動回路２１へ入力される電源３の電圧（ドレイン電圧）が高い場合には、高い電圧値となり、第１ゲート電圧値で一定となる。
ゲート電圧駆動回路２１が、ＤＣ−ＤＣコンバータを用いて安定化電源電圧を生成している場合には、ゲート電圧駆動回路２１への入力電圧が低いとＤＣ−ＤＣコンバータが正常に作動しないため低い電圧値が出力され、電源電圧の上昇と共にＤＣ−ＤＣコンバータが正常に機能し、ゲート電圧駆動回路２１から一定の安定化電源電圧（第１ゲート電圧値）が出力される。

過電流検知部２は、Ｎｃｈ ＦＥＴＱ１のドレイン端子−ソース端子間のオン抵抗を電流検出用の抵抗として用い、ドレイン端子−ソース端子間に流れる電流により生じるドレイン端子−ソース端子間の電位差を出力する差動増幅回路２３を備える。
差動増幅回路２３は、オペアンプＩＣ１を備え、Ｎｃｈ ＦＥＴＱ１のドレイン端子は抵抗Ｒ３（例えば１０ｋΩ）を介してオペアンプＩＣ１の入力側プラス端子に接続され、Ｎｃｈ ＦＥＴＱ１のソース端子は抵抗Ｒ１（例えば１０ｋΩ）を介してオペアンプＩＣ１の入力側マイナス端子に接続される。またオペアンプＩＣ１の出力端子は抵抗Ｒ２（例えば２０ｋΩ）を介してオペアンプＩＣ１の入力側マイナス端子に接続され、オペアンプＩＣ１の入力側プラス端子は抵抗Ｒ４（例えば２０ｋΩ）を介してグランドに接続されている。

さらに過電流検知部２はコンパレータＩＣ２を備え、コンパレータＩＣ２の入力側プラス端子に差動増幅回路２３の出力端子が接続され、コンパレータＩＣ２の入力側マイナス端子に過電流検出基準電圧Ｖ１が印加されている。
コンパレータＩＣ２は、差動増幅回路２３より出力された電圧、すなわちＮｃｈ ＦＥＴＱ１のドレイン端子−ソース端子間の電位差と、過電流検出基準電圧Ｖ１とを比較し、Ｎｃｈ ＦＥＴＱ１のドレイン端子−ソース端子間の電位差が過電流検出基準電圧Ｖ１よりも高い場合にはＨｉ出力となり、Ｎｃｈ ＦＥＴＱ１のドレイン端子−ソース端子間の電位差が過電流検出基準電圧Ｖ１よりも低い場合にはＬｏｗ出力となる。

コンパレータＩＣ２より出力されたＨｉ出力またはＬｏｗ出力のコンパレータ出力は、後述のように高電圧側誤動作防止部１によってレベル変換が行われ、または、レベル変換が行われずに過電流検知出力として出力される。
なお過電流検知出力がＨｉの時に、電源３から負荷４へ過電流が流れ込んでいるものとする。

さらに過電流検知部２は、信号未入力時キャンセル回路２２を備える。
ここで、電源３が過電流検知部２を介して負荷４に接続され、ゲート電圧駆動回路２１にＮｃｈ ＦＥＴＱ１を駆動するための制御信号が入力されていない状態（Ｎｃｈ ＦＥＴＱ１がＯＦＦの状態）において、オペアンプＩＣ１の入力側プラス端子には電源３の電圧が抵抗Ｒ３、Ｒ４によって分圧された電圧がかかり、オペアンプＩＣ１の入力側マイナス端子には抵抗Ｒ１、負荷４を通してグランドに接続されているため、オペアンプＩＣ１の入力側プラス端子のほうが入力側マイナス端子よりも電位が高くなる。よって、オペアンプＩＣ１の出力電圧がコンパレータＩＣ２によって比較を行っている過電流検出基準電圧Ｖ１よりも高くなるので、コンパレータＩＣ２の出力はＨｉ出力となる。

このように、制御信号が入力されていないときには、過電流が電源３から負荷４へと流れ込んでいると誤判定されてしまうため、信号未入力時キャンセル回路２２は、例えば制御信号が入力されていない場合にはオペアンプＩＣ１の入力側プラス端子をＬｏｗレベルにして、過電流であると検知されないようにする。

過電流検知部２（コンパレータＩＣ２）の出力端子に、高電圧側誤動作防止部１が接続される。
高電圧側誤動作防止部１は、電源３の電圧が上昇し、Ｎｃｈ ＦＥＴＱ１のゲート電圧とソース電圧の関係からＮｃｈ ＦＥＴＱ１が不完全オン状態となった場合に、コンパレータ出力のレベル変換を行って、誤った過電流検知出力となることを防止するものである。

高電圧側誤動作防止部１は、電源３が高電圧になったことを検出する高電圧検知回路１Ｂと、高電圧検知回路１Ｂによって高電圧が検知された時に過電流検知部２からの出力を変換（キャンセル）する出力キャンセル回路１Ａとで構成される。
出力キャンセル回路１Ａは、ＮＰＮ型トランジスタＱ２を備え、ＮＰＮ型トランジスタＱ２のコレクタ端子がコンパレータＩＣ２の出力端子に接続され、ＮＰＮ型トランジスタＱ２のエミッタ端子がグランドに接続されている。

また高電圧検知回路１ＢはツェナーダイオードＺ１を備え、ツェナーダイオードＺ１のアノード端子がＮＰＮ型トランジスタＱ２のベース端子に接続され、ツェナーダイオードＺ１のカソード端子が抵抗Ｒ７（例えば１０ｋΩ）を介して電源３に接続されている。
また、ツェナーダイオードＺ１のアノード端子は、抵抗Ｒ６（例えば４７ｋΩ）を介してグランドに接続されている。

ツェナーダイオードＺ１のツェナー電圧は、次式を満たす値とする。
｛（最大安定化電源電圧、または最大クリップ制御電圧）−（最小ゲート端子−ソース端子間電圧）｝ ＞ ツェナー電圧
例えば図２に示すように、ゲート電圧駆動回路の最大安定化電源電圧または最大クリップ制御電圧（第１ゲート電圧値）を３０Ｖ、Ｎｃｈ ＦＥＴＱ１の最小ゲート端子−ソース端子間電圧Ｘを５Ｖとした場合、マージンを１ＶとするとツェナーダイオードＺ１のツェナー電圧は２４Ｖとなる。
なお、高電圧側誤動作防止部１と過電流検知部２とより負荷駆動回路の過電流検知装置が構成される。

次に電源３の電圧が上昇した場合の各部の動作を説明する。
ゲート電圧駆動回路２１が作り出すゲート電圧（安定化電源電圧、またはクリップ制御電圧）は図２に示すように第１ゲート電圧値で一定であるため、電源電圧（ドレイン電圧）が上昇すると、ゲート電圧とソース電圧の差がＮｃｈ ＦＥＴＱ１を完全オンできる最小ゲート端子−ソース端子間電圧（５Ｖ）よりも小さくなり、Ｎｃｈ ＦＥＴＱ１を完全オンすることができない不飽和スイッチング状態となる。（図２中、※３の領域）
なお※３の領域では、次式が成り立つ。
（ゲート電圧）−（ソース電圧）＜Ｎｃｈ ＦＥＴの完全オンゲート−ソース間電圧

このような電源電圧の状態においては、Ｎｃｈ ＦＥＴＱ１は不飽和スイッチング状態であるため、Ｎｃｈ ＦＥＴＱ１のオン抵抗が非常に大きくなり、ドレイン端子−ソース端子間の電流に対する電圧降下は非常に大きくなる。
したがって、過電流検出基準電流よりもはるかに低い電流値の上昇があった場合でも、オペアンプＩＣ１の出力はＨｉ出力となり、コンパレータＩＣ２からのコンパレータ出力もＨｉ出力となる。

一方、高電圧側誤動作防止部１では、電源電圧が上昇しツェナーダイオードＺ１のツェナー電圧２４Ｖ（図２中、Ｚ１）を超えると、ツェナーダイオードＺ１が作動し、ＮＰＮ型トランジスタＱ２がオン状態となる。よってコンパレータＩＣ２からのコンパレータ出力をＬｏｗレベルとすることができる。
したがって、電源電圧が上昇してＮｃｈ ＦＥＴＱ１が不飽和スイッチング状態となり、過電流検知部２からコンパレータ出力として過電流が流れていることを示すＨｉ出力がされたとしても、高電圧側誤動作防止部１によってコンパレータ出力をＬｏｗレベルに変換することができるので、過電流検知出力をＬｏｗ（過電流でない状態）とすることができる。
このように高電圧側誤動作防止部１を設けたことにより、電源電圧が上昇しても過電流検知の誤動作を防止することができる。
なお本実施例において、出力キャンセル回路１Ａが本発明における第１キャンセル回路を構成する。

本実施例は以上のように構成され、電源３の電圧が上昇してＮｃｈ ＦＥＴＱ１が不飽和スイッチング状態となった場合、過電流検出電流よりもはるかに低い電流上昇であるにもかかわらず、コンパレータ出力として過電流が流れたことを示すＨｉ出力がされる場合でも、高電圧側誤動作防止部１において、コンパレータ出力を強制的に接地してＬｏｗレベルとするので、過電流検知の誤動作を防止することができる。

なお変形例として、第１の実施例における高電圧側誤動作防止部１のＮＰＮ型トランジスタＱ２のコレクタ端子を、図３に示すようにオペアンプＩＣ１の入力端子に接続してもよい。
電源電圧の上昇があった場合には、高電圧側誤動作防止部１がオペアンプＩＣ１の入力側プラス端子をＬｏｗレベルにすることにより、オペアンプＩＣ１の出力はＬｏｗとなり、第１の実施例と同様に過電流検知の誤動作を防止することができる。

次に第２の実施例について説明する。
図４に、第２の実施例における全体構成を示す。
なお、本実施例における過電流検知部２、電源３、負荷４は第１の実施例と同じであり、説明を省略する。
過電流検知部２（コンパレータＩＣ２）の出力端子に、低電圧側誤動作防止部１０が接続される。
低電圧側誤動作防止部１０は、電源３の電圧（ドレイン電圧）が図２に示すように減少すると共にゲート電圧（安定化電源電圧、またはクリップ制御電圧）も低下し、Ｎｃｈ ＦＥＴＱ１のゲート電圧とソース電圧との差がＮｃｈ ＦＥＴＱ１を駆動できる所定電圧値以下となった（Ｎｃｈ ＦＥＴＱ１が不完全オン状態となった）場合に、コンパレータ出力のレベル変換を行って、誤った過電流検知出力となることを防止するものである。

低電圧側誤動作防止部１０は、電源３の電圧が低下してＮｃｈ ＦＥＴＱ１のゲート電圧とソース電圧との差がＮｃｈ ＦＥＴＱ１を駆動できる所定電圧値以下となったことを検出する低電圧検知回路１０Ｃと、信号の反転を行うインバータ回路１０Ｂと、低電圧検知回路１０ＣによってＮｃｈ ＦＥＴＱ１を駆動できる所定電圧値以下となったことが検出されたときに過電流検知部２からの出力を変換（キャンセル）する出力キャンセル回路１０Ａとで構成される。

低電圧検知回路１０Ｃは、ＰＮＰ型トランジスタＱ５を備え、ＰＮＰ型トランジスタＱ５のエミッタ端子にゲート電圧（ゲート電圧駆動回路２１の出力電圧）が印加され、ＰＮＰ型トランジスタＱ５のコレクタ端子に抵抗Ｒ１０（例えば４７ｋΩ）および抵抗Ｒ１１（例えば１０ｋΩ）のそれぞれの一端が接続されている。抵抗Ｒ１１の他端はグランドに接続され、抵抗Ｒ１０の他端はインバータ回路１０Ｂに接続されている。
ＰＮＰ型トランジスタＱ５のベース端子は、ツェナーダイオードＺ２のカソード端子に接続され、ツェナーダイオードＺ２のアノード端子は抵抗Ｒ１２（例えば１０ｋΩ）を介して電源３に接続されている。

インバータ回路１０Ｂは、ＮＰＮ型トランジスタＱ４を備え、ＮＰＮ型トランジスタＱ４のコレクタ端子は抵抗Ｒ８（例えば１０ｋΩ）を介して電源３に接続されている。
またＮＰＮ型トランジスタＱ４のエミッタ端子はグランドに接続され、ベース端子は低電圧検知回路１０Ｃの抵抗Ｒ１０に接続され、さらに抵抗Ｒ９（例えば４７ｋΩ）を介してグランドに接続されている。
出力キャンセル回路１０Ａは、ＮＰＮ型トランジスタＱ３を備え、ＮＰＮ型トランジスタＱ３のコレクタ端子はコンパレータＩＣ２の出力端子に接続され、ベース端子はインバータ回路１０Ｂに備えられたＮＰＮ型トランジスタＱ４のコレクタ端子に接続されている。さらにＮＰＮ型トランジスタＱ３のエミッタ端子はグランドに接続されている。

ここで、低電圧検知回路１０ＣのツェナーダイオードＺ２のツェナー電圧は次式を満たす値とする。
｛（最大ゲート端子−ソース端子間電圧）｝ ＜ ツェナー電圧
例えば図２に示すように、Ｎｃｈ ＦＥＴＱ１が完全オンとなる最小ゲート端子−ソース端子間電圧Ｙを５Ｖとした場合、マージンを１ＶとするとツェナーダイオードＺ２のツェナー電圧は６Ｖとなる。
なお、最小ゲート端子−ソース端子間電圧Ｙと、最小ゲート端子−ソース端子間電圧Ｘとは同一値である。
過電流検知部２と低電圧側誤動作防止部１０とより負荷駆動回路の過電流検知装置が構成される。

次に、図２に示すように電源３の電圧とゲート電圧駆動回路２１が生成するゲート電圧とが減少した場合の各部の動作を説明する。
電源電圧（ドレイン電圧）が減少してくると、ゲート電圧駆動回路２１が作り出すゲート電圧（安定化電源電圧、またはクリップ制御電圧）も減少し、ゲート電圧とソース電圧の差が、Ｎｃｈ ＦＥＴＱ１を完全オンできるゲート端子−ソース端子間電圧（５Ｖ）よりも小さくなり、Ｎｃｈ ＦＥＴＱ１を完全オンすることができない不飽和スイッチング状態となる。（図２中、※１の領域）

このような電源電圧の状態においては、Ｎｃｈ ＦＥＴＱ１は不飽和スイッチング状態であるため、Ｎｃｈ ＦＥＴＱ１のオン抵抗が非常に大きくなり、ドレイン端子−ソース端子間の電流に対する電圧降下は非常に大きくなる。
したがって、過電流検出基準電流よりもはるかに低い電流値の上昇があった場合でも、オペアンプＩＣ１の出力はＨｉ出力となり、コンパレータＩＣ２からのコンパレータ出力もＨｉ出力となる。

一方、低電圧側誤動作防止部１０の低電圧検知回路１０Ｃでは、６Ｖよりも低い値（図２中、Ｚ２）がツェナーダイオードＺ２のカソード端子−アノード端子間に印加された場合、ツェナーダイオードＺ２が動作せず、ＰＮＰ型トランジスタＱ５がオフ状態になる。インバータ回路１０ＢにおいてＰＮＰ型トランジスタＱ５の出力レベルを反転させるので、ＮＰＮ型トランジスタＱ３をオン状態とすることができる。

したがってＮｃｈ ＦＥＴＱ１が不飽和スイッチング状態となり、過電流検知部２からコンパレータ出力として過電流が流れていることを示すＨｉ出力がなされたとしても、低電圧側誤動作防止部１０の出力キャンセル回路１０Ａによってコンパレータ出力をＬｏｗレベルに変換することができるので、過電流検知出力をＬｏｗ（過電流でない状態）とすることができる。
このように低電圧側誤動作防止部１０を設けたことにより、電源電圧とゲート電圧とが減少し、ゲート電圧とソース電圧の差が、Ｎｃｈ ＦＥＴＱ１を完全オンできるゲート端子−ソース端子間電圧（５Ｖ）よりも小さくなったとしても、過電流検知の誤動作を防止することができる。
なお本実施例において、出力キャンセル回路１０Ａが本発明における第２キャンセル回路を構成する。

本実施例は以上のように構成され、電源３の電圧の減少と共にゲート電圧駆動回路２１が出力するゲート電圧も減少してＮｃｈ ＦＥＴＱ１が不飽和スイッチング状態となった場合、過電流検出電流よりもはるかに低い電流上昇であるにもかかわらず、コンパレータ出力として過電流が流れたことを示すＨｉ出力がされる場合でも、低電圧側誤動作防止部１０においてコンパレータ出力をＬｏｗレベルとするので、過電流検出の誤動作を防止することができる。

また第２の実施例の構成に加えて、第１の実施例で図３を用いて変形例として説明した高電圧側誤動作防止部１を、オペアンプＩＣ１の入力端子に接続してもよい。
この場合には、電源３の電圧が上昇した場合と、電源３の電圧が低下した場合との双方の場合において、１つの回路で過電流検知の誤動作を防止することができる。

なお変形例として、第２の実施例における低電圧側誤動作防止部１０のＮＰＮ型トランジスタＱ３のコレクタ端子を、図５に示すようにオペアンプＩＣ１の入力端子に接続してもよい。
電源電圧の減少があった場合には、低電圧側誤動作防止部１０がオペアンプＩＣ１の入力側プラス端子をＬｏｗレベルにすることにより、オペアンプＩＣ１の出力はＬｏｗとなり、第２の実施例と同様に過電流検出の誤動作を防止することができる。
また本変形例の構成に加えて、第１の実施例における高電圧側誤動作防止部１を、コンパレータＩＣ２の出力端子に接続してもよい。
この場合にも、電源３の電圧が上昇した場合と、電源３の電圧が低下した場合との双方の場合において、１つの回路で過電流検知の誤動作を防止することができる。

第１の実施例における全体構成を示す図である。 ゲート電圧とソース電源との関係を示す図である。 第１の実施例の変形例を示す図である。 第２の実施例における全体構成を示す図である。 第２の実施例の変形例を示す図である。

符号の説明

１ 高電圧側誤動作防止部
１Ａ、１０Ａ 出力キャンセル回路
１Ｂ 高電圧検知回路
２ 過電流検知部
３ 電源
４ 負荷
１０ 低電圧側誤動作防止部
１０Ｂ インバータ回路
１０Ｃ 低電圧検知回路
２１ ゲート電圧駆動回路
２２ 信号未入力時キャンセル回路
２３ 差動増幅回路
Ｑ１ Ｎｃｈ ＦＥＴ
Ｑ２〜Ｑ４ ＮＰＮ型トランジスタ
Ｑ５ ＰＮＰ型トランジスタ
Ｒ１〜Ｒ１２ 抵抗
Ｚ１、Ｚ２ ツェナーダイオード

Claims (4)

1. ドレイン端子を電源側に接続し、ソース端子を負荷側に接続したＮｃｈ ＦＥＴを介して電力供給される負荷駆動回路において、
   前記Ｎｃｈ ＦＥＴのドレイン端子とソース端子間の電位差を演算し、該電位差と所定の過電流検出基準電圧値とを比較することによって負荷へ流れる過電流を検知する過電流検知部と、
   前記Ｎｃｈ ＦＥＴが不飽和スイッチング状態となる高電圧が、電源から当該Ｎｃｈ ＦＥＴに印加されたことを検知する高電圧検知回路と、
   該高電圧検知回路によって前記高電圧が検知された場合に、前記過電流検知部からの出力をキャンセルする、または前記電位差演算前のドレイン端子側の電圧をキャンセルする第１キャンセル回路とを有することを特徴とする負荷駆動回路の過電流検知装置。
2. ドレイン端子を電源側に接続し、ソース端子を負荷側に接続したＮｃｈ ＦＥＴを介して電力供給される負荷駆動回路において、
   前記Ｎｃｈ ＦＥＴのドレイン端子とソース端子間の電位差を演算し、該電位差と所定の過電流検出基準電圧値とを比較することによって負荷へ流れる過電流を検知する過電流検知部と、
   前記Ｎｃｈ ＦＥＴが不飽和スイッチング状態となる最小ゲート端子−ソース端子間電圧よりも低い低電圧が、当該Ｎｃｈ ＦＥＴに印加されたことを検知する低電圧検知回路と、
   該低電圧検知回路によって前記低電圧が検知された場合に、前記過電流検知部の出力をキャンセルする、または前記電位差演算前のドレイン端子側の電圧をキャンセルする第２キャンセル回路とを有することを特徴とする負荷駆動回路の過電流検知装置。
3. ドレイン端子を電源側に接続し、ソース端子を負荷側に接続したＮｃｈ ＦＥＴを介して電力供給される負荷駆動回路において、
   前記Ｎｃｈ ＦＥＴのドレイン端子とソース端子間の電位差を演算し、該電位差と所定の過電流検出基準電圧値とを比較することによって負荷へ流れる過電流を検知する過電流検知部と、
   前記Ｎｃｈ ＦＥＴが不飽和スイッチング状態となる高電圧が、電源から当該Ｎｃｈ ＦＥＴに印加されたことを検知する高電圧検知回路と、
   該高電圧検知回路によって前記高電圧が検知された場合に、前記過電流検知部からの出力をキャンセルする、または前記電位差演算前のドレイン端子側の電圧をキャンセルする第１キャンセル回路と、
   前記Ｎｃｈ ＦＥＴが不飽和スイッチング状態となる最小ゲート端子−ソース端子間電圧よりも低い低電圧が、当該Ｎｃｈ ＦＥＴに印加されたことを検知する低電圧検知回路と、
   該低電圧検知回路によって前記低電圧が検知された場合に、前記過電流検知部の出力をキャンセルする、または前記電位差演算前のドレイン端子側の電圧をキャンセルする第２キャンセル回路とを有することを特徴とする負荷駆動回路の過電流検知装置。
4. 前記高電圧検知回路および低電圧検知回路は、ツェナーダイオードを用いて、前記高電圧および低電圧を検知することを特徴とする請求項１から３のいずれか１に記載の負荷駆動回路の過電流検知装置。

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