JP2019087189A - 負荷開放検出回路 - Google Patents
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Abstract
Description
特に、高い安全性が優先される自動車用のシステム等においては、必要な時に確実にシステムが機能するよう常時異常検出を実施している。このため、このようなシステム等に用いられる負荷駆動回路では、負荷駆動回路が動作してない状態にあっても負荷開放を検出することが求められる。
まず、この従来の負荷開放検出回路101Aは、ゲートドライブ回路G−DRVとトランジスタQ1により構成された負荷駆動回路102Aに設けられたものである。
かかる負荷開放検出回路101Aは、電源端子41と出力端子42の間に設けられた抵抗器R1と比較回路COMPを有して構成されている。
したがって、負荷抵抗RLの抵抗値が高くなると出力電圧VOUTも高くなり、VOUT≦VRの場合は正常であるとして比較回路COMPは、正常に対応する所定の出力電圧を出力する。
例えば、一例を挙げれば、VCC=12Vとすると、この場合、抵抗器R1には120μAの電流が流れることになる。
さらに、負荷駆動回路102Aが待機状態にある場合、常時、抵抗器R1に電流が流れないようにするためには、別途、電流を遮断するためのスイッチと、このスイッチの動作を制御する回路が必要となる。
またさらに、従来の負荷開放検出回路101Aは、基準電圧VRと負荷駆動回路102Aの出力電圧とを比較する構成のため、一般的には差動回路を用いることとなり、回路規模が大きくなってしまうという問題も発生する。
ゲートドライブ回路とトランジスタとにより構成された負荷駆動回路により駆動される負荷の開放を検出する負荷開放検出回路において、
前記負荷開放検出回路は、前記負荷駆動回路の電源端子と出力端子の間に定電流素子が接続され、前記出力端子にはダイオードのアノードが接続され、当該ダイオードのカソードには、デプレッション型の検出回路用第1のトランジスタのドレインが接続され、前記検出回路用第1のトランジスタのゲートとソースは相互に接続されると共に、カレントミラー回路の入力側に接続され、前記カレントミラー回路の出力側は抵抗器を介して検出回路用電源端子に接続されると共に、インバータの入力段に接続され、前記負荷が開放状態となった場合に、前記インバータにより論理値Highに相当する開放検出信号を出力可能に構成され、少なくとも前記ゲートドライブ回路と共に半導体集積回路として形成されてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における負荷開放検出回路の第1の回路構成例について、図1を参照しつつ説明する。
本発明の実施の形態における負荷開放検出回路101は、負荷駆動回路102によって電源供給を受ける負荷30が開放状態となったことを検出するものである。
本発明の実施の形態における負荷駆動回路102は、基本的に従来同様の回路構成を有してなるものである。
すなわち、負荷駆動回路102は、負荷駆動トランジスタ(図1においては「Q1」と表記)21とゲートドライブ回路(図1においては「G−DRV」と表記)22とを有して構成されたものとなっている。
ゲートドライブ回路22は、負荷駆動トランジスタ21のゲート・ソース間電圧を制御することで、負荷駆動トランジスタ21の導通、非導通を制御可能に構成されたものとなっている。
出力端子26とグランドとの間には、負荷30が接続されている。
但し、負荷駆動トランジスタ21は、負荷開放検出回路101と同一半導体基板上に形成されたもの、又は、別の半導体基板上に形成されたディスクリート型トランジスタのいずれであっても良い。
検出回路用第2及び第3のトランジスタ2,3には、npnトランジスタが、検出回路用第4のトランジスタ4には、nチャンネルMOSFETが、検出回路用第5のトランジスタ5には、pチャンネルMOSFETが、それぞれ用いられている。
定電流素子10は、具体的には、検出回路用第1のトランジスタ1同様のデプレッション型トランジスタのゲートとソースを相互に接続して構成された定電流源を用いるのが好適である。
なお、いずれの構成であっても、定電流値は検出回路用第1のトランジスタ1の飽和電流より大きな値に設定する。
上述の負荷開放検出回路101を構成する各素子は、全てゲートドライブ回路22と同一半導体基板上に形成されている。
すなわち、まず、検出回路用第2のトランジスタ2はコレクタとベースが、検出回路用第3のトランジスタ3のベースと相互に接続されている。
検出回路用第2及び第3のトランジスタ2,3のエミッタは、共にグランドに接続されている。
検出回路用第4及び第5のトランジスタ4,5は、インバータを構成するものとなっている。
また、検出回路用第4のトランジスタ4のソースは、グランドに接続される一方、検出回路用第5のトランジスタ5のソースは、検出回路用電源端子15に接続されている。
最初に、負荷駆動回路102が負荷30を駆動している場合について説明する。
負荷駆動回路102の動作状態にあっては、ゲートドライブ路22により負荷駆動トランジスタ21がオンとされ、負荷30には電流が流れる。
通常、負荷駆動トランジスタ21のオン抵抗は、負荷30よりはるかに低抵抗であるため、出力端子26は電源電圧VCC1と同程度の電位となる。
この時、出力端子26が、P型半導体基板と負荷開放検出回路101を構成する素子との間に形成される寄生ダイオードによりグランド電位にクランプされてしまうと、負荷30に蓄積されたインダクタンス成分によりエネルギー放出が促進されず、負荷駆動のオフ時間が著しく遅延することになる。
この場合、ゲートドライブ回路22により負荷駆動トランジスタ21のゲート・ソース間電圧は、閾値電圧より低くなるように制御されて負荷駆動トランジスタ21はオフ状態とされるため、出力端子26には電流は流れない。
出力端子26からグランドに至る電流経路としては、下記する3つの経路がある。
1)負荷30を介してグランドへ至る経路
2)ダイオード6、検出回路用第1及び第2のトランジスタ1,2を介してグランドへ至る経路
3)負荷駆動トランジスタ21のソースからゲートドライブ回路22を介してグランドへ至る経路
例を挙げれば、例えば、負荷30の抵抗値が10Ω、定電流素子10の出力電流が20μAとすると、出力端子26の電圧は、0.2mVであり、グランド電位とほぼ同電位と見なすことができる。
この場合、負荷30を経由して流れる電流が極端に減少することで出力端子26の電圧が上昇し、負荷開放検出回路101のダイオード6へ電流が流入されることで負荷開放が、次述するようにして検出されることとなる。
この定電流をIC2、検出回路用第1のトラジスタ1の飽和電圧をVD2、IC2がダイオード6に流れた際の順方向電圧をVD1、検出回路用第2のトランジスタ2のベース・エミッタ間電圧をVB3とすると、負荷開放検出時の出力端子26における電圧は、VD1+VD2+VB3となる。
負荷30が完全に断線した場合でも、定電流素子10は、先に述べた2)の2つ目の経路と、3)の3つ目の経路に流れる電流を供給できる必要があるため、定電流素子10の定電流は、IC1>IC2+(VD1+VD2+VB3)/RGDを満たす大きさに設定されている。
なお、上述の不等式において、”IC1”は定電流素子10が出力する定電流であるとする。
このような設定を行うことで、検出出力端子16は論理値Highに相当する電位(VCC2と同電位)となり、負荷開放が生じたことを表す開放検出信号が出力されるものとなっている。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の回路構成例は、検出用第2及び第3のトランジスタ2,3として、図1におけるnpnトランジスタに代えて、nチャンネルMOSFETを用いた点が、第1の回路構成例と異なるもので、他の構成部分については、第1の回路構成例と同一の構成を有するものである。
検出回路用第2のトランジスタ2のドレインは、検出回路用第1のトランジスタ1のソースと接続されると共に、検出回路用第2及び第3のトランジスタ2,3のゲートと相互に接続されている。
なお、かかる構成における回路動作については、図1に示された第1の回路構成例と基本的に同一であるので、ここでの再度の詳細な説明は省略する。
6…ダイオード
10…定電流素子
Claims (1)
- ゲートドライブ回路とトランジスタとにより構成された負荷駆動回路により駆動される負荷の開放を検出する負荷開放検出回路において、
前記負荷開放検出回路は、前記負荷駆動回路の電源端子と出力端子の間に定電流素子が接続され、前記出力端子にはダイオードのアノードが接続され、当該ダイオードのカソードには、デプレッション型の検出回路用第1のトランジスタのドレインが接続され、前記検出回路用第1のトランジスタのゲートとソースは相互に接続されると共に、カレントミラー回路の入力側に接続され、前記カレントミラー回路の出力側は抵抗器を介して検出回路用電源端子に接続されると共に、インバータの入力段に接続され、前記負荷が開放状態となった場合に、前記インバータにより論理値Highに相当する開放検出信号を出力可能に構成され、少なくとも前記ゲートドライブ回路と共に半導体集積回路として形成されてなることを特徴とする負荷開放検出回路。
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