JP2006179874A5 - - Google Patents
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- 基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極をマスクとして前記ゲート絶縁膜の一部をエッチング除去して前記半導体膜の一部を露出させ、
前記基板を加熱しながら前記露出した半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。 - 基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極をマスクとして前記ゲート絶縁膜の一部をエッチング除去して前記半導体膜の一部を露出させ、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を１０ｎｍ以上成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。 - 基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜を覆って絶縁膜を形成し、
前記絶縁膜を異方性エッチングして前記ゲート電極の側面に前記絶縁膜からなるサイドウォールを形成するとともに、前記ゲート絶縁膜の一部を除去して前記半導体膜の一部を露出させ、
前記半導体膜中にｎ型又はｐ型の不純物を導入して前記サイドウォールの下の半導体膜にＬＤＤ領域を、前記露出した半導体膜にソース領域及びドレイン領域を形成し、
前記基板を加熱しながら前記露出した半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。 - 基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜を覆って絶縁膜を形成し、
前記絶縁膜を異方性エッチングして前記ゲート電極の側面に前記絶縁膜からなるサイドウォールを形成するとともに、前記ゲート絶縁膜の一部を除去して前記半導体膜の一部を露出させ、
前記半導体膜中にｎ型又はｐ型の不純物を導入して前記サイドウォールの下の半導体膜にＬＤＤ領域を、前記露出した半導体膜にソース領域及びドレイン領域を形成し、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を１０ｎｍ以上成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。 - 請求項１から４のいずれか一項において、前記ニッケル膜はスパッタ法、ＣＶＤ法又は蒸着法にて成膜されることを特徴とする半導体装置の作製方法。
- 請求項１から４のいずれか一項において、前記ニッケル膜はスパッタ法にて１．４Ｗ／ｃｍ２よりも低い電力密度で成膜されることを特徴とする半導体装置の作製方法。
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