KR20090009938A - 금속 화합물층의 형성 방법, 반도체 장치의 제조 방법 및 금속 화합물층의 형성 장치 - Google Patents
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- 150000002736 metal compounds Chemical class 0.000 title claims abstract description 157
- 238000000034 method Methods 0.000 title claims abstract description 129
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 265
- 229910052751 metal Inorganic materials 0.000 claims abstract description 92
- 239000002184 metal Substances 0.000 claims abstract description 92
- 239000002994 raw material Substances 0.000 claims abstract description 67
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 36
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 36
- 239000010703 silicon Substances 0.000 claims abstract description 33
- 239000000463 material Substances 0.000 claims abstract description 26
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 16
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 16
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 14
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910021332 silicide Inorganic materials 0.000 claims description 301
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 301
- 230000015572 biosynthetic process Effects 0.000 claims description 171
- 239000013078 crystal Substances 0.000 claims description 93
- 230000008569 process Effects 0.000 claims description 35
- 229910005881 NiSi 2 Inorganic materials 0.000 claims description 32
- 229910005883 NiSi Inorganic materials 0.000 claims description 25
- 229910019001 CoSi Inorganic materials 0.000 claims description 16
- 238000010438 heat treatment Methods 0.000 claims description 8
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- 238000000197 pyrolysis Methods 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 239000007789 gas Substances 0.000 description 197
- 238000005755 formation reaction Methods 0.000 description 159
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 154
- 239000012071 phase Substances 0.000 description 86
- 239000000203 mixture Substances 0.000 description 85
- 238000000151 deposition Methods 0.000 description 32
- 230000008021 deposition Effects 0.000 description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 27
- 229920005591 polysilicon Polymers 0.000 description 26
- 238000000137 annealing Methods 0.000 description 21
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 19
- 238000000354 decomposition reaction Methods 0.000 description 18
- 239000012535 impurity Substances 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 11
- 230000005284 excitation Effects 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 230000008859 change Effects 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 9
- 206010010144 Completed suicide Diseases 0.000 description 8
- 239000012159 carrier gas Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000001179 sorption measurement Methods 0.000 description 7
- 239000000460 chlorine Substances 0.000 description 6
- -1 germanium metal compound Chemical class 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 238000003795 desorption Methods 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 5
- 238000001228 spectrum Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910008484 TiSi Inorganic materials 0.000 description 4
- 230000001276 controlling effect Effects 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 4
- 239000007792 gaseous phase Substances 0.000 description 4
- 229910021334 nickel silicide Inorganic materials 0.000 description 4
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- 229910005329 FeSi 2 Inorganic materials 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 108010000020 Platelet Factor 3 Proteins 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 150000002291 germanium compounds Chemical class 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000010977 jade Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003746 solid phase reaction Methods 0.000 description 1
- 238000006557 surface reaction Methods 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
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- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
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Abstract
금속 화합물층의 형성 방법은 용기 내에, 표면에 실리콘, 게르마늄 또는 실리콘게르마늄으로 이루어지는 반도체 재료가 노출된 기판을 준비하는 공정과, 상기 용기 내에 상기 반도체 재료와 금속 화합물을 형성할 수 있는 금속을 함유하는 원료 가스를 공급하고, 상기 기판을 상기 원료 가스가 열분해될 수 있는 온도로 가열하고, 상기 기판 상에 상기 금속의 층이 퇴적되지 않는 조건하에서 상기 금속과 상기 반도체 재료를 반응시켜 금속 화합물층을 형성하는 금속 화합물층 형성 공정을 갖는다. 반도체 장치의 제조 방법은, 이 금속 화합물층의 형성 방법을 사용하고 있다.
금속 화합물층, 실리사이드층, 원료 가스
Description
기술분야
본 발명은 집적 회로 등의 반도체 장치에 사용하는 금속 화합물층의 형성 방법 및 형성 장치, 그리고 반도체 장치의 제조 방법에 관한 기술로서, 특히 게이트 전극에 사용되는 금속 화합물층의 형성 방법 및 형성 장치에 관한 기술이다.
배경기술
트랜지스터의 미세화가 진행되는 선단 CMOS (상보형 MOS) 디바이스의 개발에서는 트랜지스터의 특성을 향상시키기 위하여, 소스 영역이나 드레인 영역을 구성하는 확산층이나 게이트 전극의 시트 저항을 저하시키는 것이 필요하다. 이 때문에, 시트 저항을 저감화시킬 목적에서, 게이트 전극 재료의 퇴적 후 및 소스/드레인 영역 형성 후에 금속을 접착하고, 이것을 어닐 처리함으로써 게이트 전극 재료 및 소스/드레인 영역 상에 피착된 금속만을 실리사이드화시키고, 그 후 미반응 금속을 선택성 에칭에 의해 제거하는 살리사이드 기술이 행해지고 있다.
또한 최근에는, 폴리실리콘 (poly-Si) 으로 이루어지는 게이트 전극의 공핍화에 의한 구동 전류의 열화가 문제가 되고 있어, 메탈 게이트 전극의 적용에 의한 게이트 전극의 공핍화를 회피하는 기술이 검토되고 있다. 이 메탈 게이트 전극 에 사용하는 재료로는, 순금속이나 금속 질화물 혹은 실리사이드 재료나 게르마늄 화합물 등의 금속 화합물 등이 검토되고 있는데, 어느 경우에도 N 형 MOSFET, P 형 MOSFET 의 임계값 전압 (Vth) 을 적절한 값으로 설정할 수 있어야 한다.
CMOS 트랜지스터에서는 ±0.5V 이하의 Vth 를 실현하기 위해서는, N 형 MOSFET 에서는 일 함수가 Si 의 미드 캡 (4.6eV) 이하, 바람직하게는 4.4eV 이하의 재료를, P 형 MOSFET 에서는 일 함수가 Si 의 미드 캡 (4.6eV) 이상, 바람직하게는 4.8eV 이상의 재료를 게이트 전극에 사용할 필요가 있다. 이와 같이, 소스/드레인 영역, N 형 MOSFET 용 게이트 전극 및 P 형 MOSFET 용 게이트 전극에 대하여, 최적의 저항값이나 일 함수를 갖는 금속 화합물층을 형성하는 기술이 필요해진다. 또, 소자 구조의 미세화나 복잡화에 수반하여, 대면적에 균일성이 좋고, 또한 피우성이 우수한 금속 화합물층의 형성 방법이 필요해진다.
전술한 금속 화합물층 중에서도, 종래부터 실리사이드층의 형성 방법이 검토되어 왔다. J. Vac. Sci. Technol. B19 (6), Nov/Dec 2001 L2026 (이하, 비특허 문헌이라고 한다) 에서는, 폴리실리콘 게이트 패턴 상에 스퍼터법에 의해 Ni 층을 형성한 후, 어닐 처리를 실시함으로써 Ni 층과 폴리실리콘의 반응을 실행시켜 실리사이드층을 형성하고 있다. 이 경우, 어닐 온도에 의해 실리사이드의 조성을 제어할 수 있고, 300℃ 내지 350℃ 의 범위에 있어서의 어닐 처리에서는, Ni2Si, 350℃ 내지 650℃ 의 범위의 어닐 처리에서 NiSi, 650℃ 이상의 어닐 처리에서 NiSi2 를 형성할 수 있는 것이 기재되어 있다. 이 형성 방법은, 실리사이드층을 형성하는 영역에 금속막을 퇴적시키고, 그 후의 어닐 습도에 의해 원하는 특성을 갖는 실리사이드 조성이 형성된다는 특징을 갖고 있다.
또한, Appl. Phys. Lett., Vol. 74, No. 21, 24 May 1999 p3137. (이하, 비특허 문헌 2 라고 한다), 및 Mater. Res. Soc. Symp. Proc. 320, 1994 p221. (이하, 비특허 문헌 3 이라고 한다) 에서는, MBE 나 증착법을 사용하여 실리콘 기판 상에 Ni, Co, Fe 를 저레이트 (저공급 속도) 로 공급함으로써, 실리콘 기판 상에 직접 NiSi2, CoSi2, FeSi2 가 형성되는 것이 기술되어 있다. 이들 문헌에 기재된 형성 방법을 사용하면, Si 리치한 조성을 갖는 실리사이드층이 비특허 문헌 1 에 기재된 방법보다 낮은 온도에서 형성될 수 있다는 이점이 있다.
또, 일본 공개특허공보 평10-144625호 (이하, 특허 문헌 1 이라고 한다) 에는, 실리콘 기판 상에, 고주파 플라즈마를 사용하여 화학적 기상 성장법 (CVD) 에 의해 티탄을 피착시킴으로써 C54 구조를 갖는 티탄실리사이드 (TiSi2) 층을 형성하는 방법이 개시되어 있다. 이 기술의 특징은, 비특허 문헌 2 와 동일하게, 직접 실리사이드층의 형성이 가능해지기 때문에 어닐 공정을 삭감할 수 있다는 이점이 있다.
또, 일본 공개특허공보 평8-97249호 (이하, 특허 문헌 2 라고 한다) 및 일본 공개특허공보 평7-297136호 (이하, 특허 문헌 3 이라고 한다) 에는, 실리콘 기판 상에, 4염화티탄 가스와 수소 가스를 도입하고, 전자 사이클로트론 공명, 헬리콘파, ECR 에 의한 플라즈마 여기를 사용한 CVD 법에 의해, C54 구조를 갖는 티탄실 리사이드 (TiSi2) 층을 형성하는 방법이 개시되어 있다. 이 기술의 특징은, 특허 문헌 1 과 동일하게, 직접 실리사이드층의 형성이 가능해지기 때문에 어닐 공정을 저감시킬 수 있다는 이점이 있다.
또, 일본 공개특허공보 2000-58484호 (이하, 특허 문헌 4 라고 한다) 에는, 실리콘 기판 상에, (1) 4염화티탄과 수소 가스, 또는 (2) 4염화티탄과 실란계 가스와 수소 가스를 사용하고, 플라즈마 CVD 법에 의해 티탄실리사이드층을 형성하는 방법이 개시되어 있다. 또, 일본 공개특허공보 평8-283944호 (이하, 특허 문헌 5 라고 한다) 에는, 4염화티탄과 실란 가스를 원료 가스로 하고, 이 원료 가스에 불화 수소를 첨가하고 CVD 법에 의해 실리콘 기판 상에 티탄실리사이드막 (TiSi2) 을 형성하는 방법이 개시되어 있다.
또, 일본 공개특허공보 2003-328130호 (이하, 특허 문헌 6 이라고 한다) 와, 일본 공개특허공보 2005-93732호 (이하, 특허 문헌 7 이라고 한다) 및 비특허 문헌 3 에서는 Ni 를 함유하는 원료와, Si 를 함유하는 원료를 사용하여 CVD 법에 의해 실리콘 기판 상에 니켈실리사이드막을 형성하는 방법이 기재되어 있다.
또한, Extended Abstracts of International Conference on Solid State Devices and Materials 2005, p508. (이하, 비특허 문헌 4 라고 한다) 에는, Ni 를 함유하는 원료 가스로서 Ni(PF3)4, Si 를 함유하는 원료 가스로서 Si3H8 을 사용한 CVD 법에 의해 니켈실리사이드막을 형성하고, 이 때 Si3H8 의 공급량에 의해 니켈실리사이드막의 조성을 변화시킬 수 있다고 기재되어 있다.
또, 미국 특허 제5459099호 명세서 (이하, 특허 문헌 8 이라고 한다) 에는, 금속 원료 가스로서 Pt(PF3)4 를 사용한 CVD 법에 의한 Pt 의 퇴적에 대하여 개시되고 있어, Pt(PF3)4 원료를 300℃ 이하로 가열한 실리콘 기판 상에 공급함으로써 Pt 막이 형성되고, 300℃ 보다 높은 온도에서는 Pt 의 퇴적 속도가 증가하는데, 동시에 백금 실리사이드가 형성된다고 기재되어 있다.
발명의 개시
발명이 해결하고자 하는 과제
그러나, 상기 서술한 실리사이드층으로 대표되는 금속 화합물층의 형성 기술에는 각각 이하와 같은 과제가 존재하고 있었다.
첫째로, 비특허 문헌 1 에 기재되어 있는 바와 같은, 스퍼터법에 의해 Ni 를 성막하고, 그 후의 어닐 조건에 의해 니켈실리사이드의 Ni/Si 조성비를 제어하는 기술에서는, 어닐 공정을 거쳐야 하므로 제조 비용을 상승시키는 문제가 있었다. 또, 실리사이드 형성용 금속의 성막을 스퍼터법에 의해 실시하기 때문에, 소자에 대한 플라즈마 데미지가 발생하여 소자 특성을 저해하는 경우가 있었다.
또, 예를 들어, 게이트 전극 재료로서 NiSi2 를 사용하는 경우, 650℃ 이상의 어닐 공정이 필요해지기 때문에, 이 어닐시에 소스/드레인 영역 상에 형성한 실리사이드층이 고저항화되거나, 게이트 전극 중에 함유되는 Ni 가 게이트 절연막 중에 확산되어 소자 특성을 열화시키는 경우가 있었다. 또, 성막의 피복성, 주회성, 매립성 등의 관점에서 3 차원적인 구조나 애스펙트비가 높은 트렌치 구조에 대 한 실리사이드층의 형성이 곤란해지는 경우가 있었다.
비특허 문헌 1 의 게이트 전극은 NiSi2 와 NiSi 의 혼합상이며, 이와 같은 혼합상을 갖는 게이트 전극을 사용한 경우, 소자 특성의 불균일의 요인이 되는 경우가 있었다. 또한, 비특허 문헌 1 에는 400℃ 이하의 저온에서 실리사이드층을 형성하는 경우, 기판의 불순물의 종류·농도에 따라서는 NiSi 결정상을 얻기 위한 어닐 온도가 변화된다고 기재되어 있다. 따라서, 본 문헌에 의한 실리사이드층의 형성 방법에서는, 기판의 불순물의 종류·농도에 대응하여 어닐 온도의 최적화가 필요해지기 때문에, 공정 수가 증가한다는 문제점이 발생하였다.
둘째로, 비특허 문헌 2 및 비특허 문헌 3 에 기재되어 있는 바와 같은, MBE 법이나 증착법 등을 사용하고, 또한 저레이트로 금속을 공급함으로써, Si 리치한 조성을 갖는 실리사이드층을 형성하는 방법에서는, 대면적에 균일한 실리사이드층을 형성하는 것이 곤란하였다. 또, 성막의 피복성, 주회성, 매립성 등의 관점에서 3 차원적인 구조나 애스펙트비가 높은 트렌치 구조에 대한 실리사이드층의 형성이 곤란해졌다. 또한, 이들 문헌 중에는 실리사이드 조성을 광범위하게 변화시키는 방법에 관해서는 아무런 서술도 되어 있지 않아, 소스 영역, 드레인 영역, N 형 MOSFET 용 게이트 전극 및 P 형 MOSFET 용 게이트 전극과 같이 반도체 장치를 구성하는 각 부분에 대응하여, 최적의 조성을 갖는 실리사이드층을 형성하기에는 적합하지 않았다.
셋째로, 특허 문헌 1, 특허 문헌 2, 특허 문헌 3 및 특허 문헌 4 에 기재되 어 있는 플라즈마 CVD 를 사용한 실리사이드층의 형성 방법에서는, 실리사이드층의 형성시에 있어서의 소자에 대한 플라즈마 데미지에 의해 소자 특성의 저하가 발생하는 경우가 있었다. 또, 플라즈마 여기에 의한 기상 형성 방법에서는, 실리사이드층의 형성에는 불필요한 원소가 플라즈마 여기에 의해 분해되어 기판 표면에 흡착되고, 기판 표면 상에서 불순물로서 작용하기 때문에 실리사이드층의 형성이 저해되는 경우가 있었다.
따라서, Si 리치한 조성을 갖는 실리사이드층 (TiSi2) 의 형성은 가능하지만, 금속 리치한 조성을 갖는 실리사이드층의 형성이 곤란한 경우가 있었다. 또, 플라즈마 여기에 의해 발생한 염소 라디칼이 기판 상의 Si 와 반응하여 기판이 에칭된다는 문제가 발생하였다. 특허 문헌 3 에서는, 이 염소 라디칼의 영향을 억제하기 위하여 TiCl4 의 유량을 제어하고 있는데, 완전하게 평탄한 실리사이드층의 형성에는 이르지 못했다. 또, 동일 문헌의 TiCl4 와 실란계 가스를 사용한 실리사이드층의 형성 방법에서는, 상기 에칭의 영향은 억제되지만, 소스/드레인 영역, 게이트 전극 이외의 영역, 예를 들어 게이트 측벽 등의 절연막 상에도 실리사이드층이 성막되어 버려, 그 후의 에칭 공정에 있어서 선택적으로 게이트 측벽 상의 실리사이드층을 제거하는 것이 곤란해졌다.
넷째로, 특허 문헌 5, 특허 문헌 6, 특허 문헌 7 및 비특허 문헌 4 의 금속을 함유하는 원료 가스와 Si 를 함유하는 원료 가스를 사용한 CVD 법에 의한 실리사이드막의 형성은, 소스/드레인 영역, 게이트 전극 이외의 영역, 예를 들어 게이 트 측벽 등의 절연막 상에도 실리사이드층이 성막된다. 따라서, 그 후의 에칭 공정에 있어서 선택적으로 게이트 측벽 상의 실리사이드층을 제거하는 것이 곤란하였다.
다섯째로, 특허 문헌 8 에 기재되어 있는 실리사이드막의 형성 방법에서는, 실리콘 기판 상에 금속층과 실리사이드층이 동시에 형성되기 때문에, 실리사이드층의 조성 제어가 곤란해졌다. 이 경우, 실리사이드층의 조성을 제어하려면, 비특허 문헌 1 과 동일하게, 금속막 형성 후의 어닐 온도에 의해 실시해야 하므로, 공정 수의 삭감을 기대할 수 없었다. 또, 형성되는 실리사이드층의 조성·결정상의 구조나 조성·결정상의 제어 방법 및 실리사이드화 온도의 저감 효과에 관하여 서술되어 있지 않아, 소스/드레인 영역, N 형 MOSFET 용 게이트 전극 및 P 형 MOSFET 용 게이트 전극의 각각에 대응한 최적의 조성을 갖는 실리사이드층을 형성하기에는 적합하지 않았다.
이상과 같이, 종래의 제조 방법에서는, 소스/드레인 영역, N 형 MOSFET 용 게이트 전극 및 P 형 MOSFET 용 게이트 전극의 각각에 대응한 최적의 조성을 갖는 실리사이드층을 형성하기에는 적합하지 않았다.
그래서, 본 발명의 과제는 상기 종래 기술의 문제점을 해결함에 있어서, 기판 상에 어닐 등의 공정을 추가하지 않고, 직접 금속 화합물층을 형성하며, 또한 그 금속 화합물층의 조성·결정상을 제어 가능한 방법과 형성 장치, 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
상기 목적을 달성하기 위하여, 본 발명은 이하의 구성을 갖는다.
본 발명의 일 양태에 의하면, 용기 내에, 표면에 실리콘, 게르마늄 및 실리콘게르마늄 중 어느 일방으로 이루어지는 반도체 재료가 노출된 기판을 준비하는 공정과, 상기 용기 내에 상기 반도체 재료와 금속 화합물을 형성할 수 있는 금속을 함유하는 원료 가스를 공급하고, 상기 기판을 상기 원료 가스가 열분해될 수 있는 온도로 가열하고, 상기 기판 상에 상기 금속의 층이 퇴적되지 않는 조건하에서 상기 금속과 실리콘, 게르마늄 또는 실리콘게르마늄을 반응시켜 금속 화합물층을 형성하는 금속 화합물층 형성 공정을 갖는 것을 특징으로 하는 금속 화합물층의 형성 방법이 얻어진다.
또, 본 발명의 다른 하나의 양태에 의하면, 표면에 실리콘, 게르마늄 및 실리콘게르마늄 중 어느 하나로 이루어지는 반도체 재료가 노출된 기판을 준비하는 공정과, 상기 기판 상에 게이트 절연막 및 게이트 패턴을 형성하는 형성 공정과, 상기 기판 내의, 상기 게이트 패턴을 사이에 둔 양측에 소스/드레인 영역을 형성하는 공정과, 상기 반도체 재료와 금속 화합물을 형성할 수 있는 제 1 금속을 함유하는 제 1 원료 가스를 공급하고, 상기 기판을 제 1 원료 가스가 열분해될 수 있는 온도로 가열하고, 상기 기판 (소스/드레인 영역) 상에 제 1 금속의 층이 퇴적되지 않는 조건하에서 제 1 금속과 상기 반도체 재료를 반응시켜, 상기 소스/드레인 영역 상에 금속 화합물층을 형성하는 공정과, 상기 게이트 패턴을 게이트 전극으로 하는 게이트 전극 형성 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 얻어진다.
또한, 본 발명의 또 다른 하나의 양태에 의하면, 용기와, 상기 용기 내에 기판을 유지 가능하게 형성된 기판 유지대와, 상기 기판 유지합의 습도를 가열 가능한 제 1 히터와, 원료 가스 도입구를 개재하여 상기 용기에 접속되어, 원료 가스의 공급이 가능한 원료 가스 공급부와, 상기 원료 가스 도입구의 온도를 가열 가능한 제 2 히터와, 상기 용기 내의 압력을 조절 가능한 컨덕턴스 밸브와, 상기 용기 내에 유지된 기판 상에, 상기 원료 가스 중에 함유되는 금속의 층이 퇴적되지 않도록 상기 기판 유지대의 온도, 원료 가스 도입구의 온도, 원료 가스 공급량, 및 용기 내의 압력을 제어하는 제어부를 구비하는 금속 화합물층의 형성 장치가 얻어진다.
도면의 간단한 설명
도 1 은 본 발명의 형성 장치의 일례를 나타내는 도면이다.
도 2a 는 본 발명에 있어서의 기판 표면에서의 반응 과정을 나타내는 도면이다.
도 2b 는 본 발명에 있어서의 기판 표면에서의 반응 과정을 나타내는 도면이다.
도 2c 는 종래 기술에 있어서의 기판 표면에서의 반응 과정을 나타내는 도면이다.
도 2d 는 종래 기술에 있어서의 기판 표면에서의 반응 과정을 나타내는 도면이다.
도 3a 는 종래 기술에 있어서의 실리사이드화시의 원료 분해 과정을 나타내는 도면이다.
도 3b 는 본 발명에 있어서의 실리사이드화시의 원료 분해 과정을 나타내는 도면이다.
도 4a 는 종래 기술에 있어서의 트렌치 구조 상에 대한 실리사이드층의 형성 상태를 나타내는 도면이다.
도 4b 는 종래 기술에 있어서의 트렌치 구조 상에 대한 실리사이드층의 형성 상태를 나타내는 도면이다.
도 4c 는 본 발명에 있어서의 트렌치 구조 상에 대한 실리사이드층의 형성 상태를 나타내는 도면이다.
도 4d 는 본 발명에 있어서의 트렌치 구조 상에 대한 실리사이드층의 형성 상태를 나타내는 도면이다.
도 5 는 본 발명에 있어서의 실리사이드층의 결정 구조와 원료 공급량 및 기판 온도의 관계의 일례를 나타내는 도면이다.
도 6 은 본 발명에 있어서의 실리사이드층의 결정 구조와 원료 공급량 및 진공 용기 내의 압력의 관계의 일례를 나타내는 도면이다.
도 7 은 본 발명에 있어서의 실리사이드층의 결정 구조와 기판 온도 및 진공 용기 내의 압력의 관계의 일례를 나타내는 도면이다.
도 8a 는 제 1 및 제 2 실리사이드층의 형성 조건을 나타내는 도면이다.
도 8b 는 도 8a 의 형성 조건에 의해 형성된 제 1 및 제 2 실리사이드층을 나타내는 도면이다.
도 9a 는 제 1 및 제 2 실리사이드층의 형성 조건을 나타내는 도면이다.
도 9b 는 도 9a 의 형성 조건에 의해 형성된 제 1 및 제 2 실리사이드층을 나타내는 도면이다.
도 10a 는 제 1 및 제 2 실리사이드층의 형성 조건을 나타내는 도면이다.
도 10b 는 도 10a 의 형성 조건에 의해 형성된 제 1 및 제 2 실리사이드층을 나타내는 도면이다.
도 11의 (a) 는 본 발명의 실시예 1 및 비교예 1 에 있어서의 실리사이드층의 SEM 에 의한 단면 사진을 나타내는 도면이다.
도 11의 (b) 는 비교예 1 에 있어서의 실리사이드층의 SEM 에 의한 단면 사진을 나타내는 도면이다.
도 12 는 본 발명의 실시예 3 에 있어서의 실리사이드층의 XRD 스펙트럼을 나타내는 도면이다.
도 13 은 본 발명의 실시예 4 에 있어서의 실리사이드층의 XRD 스펙트럼을 나타내는 도면이다.
도 14 는 본 발명의 실시예 5 에 있어서의, 논도프와 불순물 도프를 실시한 경우의 실리사이드 레이트를 나타내는 도면이다.
도 15 는 본 발명의 실시예 6 에 있어서의 제 1 및 제 2 형성 조건을 나타내는 도면이다.
도 16 은 본 발명의 실시예 8 에 있어서의 제 1 및 제 2 형성 조건을 나타내는 도면이다.
도 17 은 본 발명의 실시예 10 에 있어서의 제 1 및 제 2 형성 조건을 나타 내는 도면이다.
도 18a 는 본 발명의 실시예 14 및 비교예 2 에 있어서의 실리사이드층의 SEM 에 의한 단면 사진을 나타내는 도면이다.
도 18b 는 비교예 2 에 있어서의 실리사이드층의 SEM 에 의한 단면 사진을 나타내는 도면이다.
도 19a 는 참고예 3 에서 제조한 실리사이드층의 SEM 에 의한 단면 구조를 나타내는 도면이다.
도 19b 는 참고예 3 에서 제조한 실리사이드층의 XPS 에 의한 조성 분석 결과를 나타낸 도면이다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 상세하게 설명한다.
본 발명은 금속 화합물층 (실리콘 금속 화합물층, 게르마늄 금속 화합물층 또는 실리콘게르마늄 금속 화합물층) 의 형성 방법 및 금속 화합물층의 형성 장치, 그리고 반도체 장치의 제조 방법에 관한 것이다. 이 금속 화합물층으로는, 예를 들어 MOSFET 의 상성능화에 필요시되는 소스/드레인 영역 상에 형성되는 실리사이드층, 및 게이트 전극 등을 들 수 있다.
이 금속 화합물층의 형성 방법에서는, 먼저, 금속 화합물층을 형성할 수 있는 적어도 1 종류의 금속을 함유하는 원료 가스를, 실리콘, 게르마늄 또는 실리콘게르마늄이 노출되고, 또한 원료 가스가 열분해될 수 있는 온도로 가열된 기판 상에 공급한다. 이 때, 원료 가스의 공급량을 기판 상에 금속의 퇴적이 시작되는 공급량 (공급 속도) 이하로 설정함으로써, 열분해 반응만에 의해 노출된 기판 부분을 선택적으로 실리사이드화시키는 것이 가능해진다.
즉, 본 발명의 금속 화합물층의 형성 방법에서는, 원료 가스의 공급량이 이하의 관계를 만족하도록 설정되어 있다.
금속 원료 가스의 공급량 < 기판 표면에서 열분해되어 기판 표면에 금속막의 퇴적이 발생하는 금속 원자의 흡착 속도
이 때문에, 기판 상에 흡착된 금속 원자는 모두 금속 화합물층의 형성에 소비되어, 기판 상에는 금속층의 퇴적이 일어나지 않는다.
이와 같이 본 발명에서는, 금속 화합물층의 형성이 1 단계에서 진행되기 때문에, 그 형성 조건 (원료 가스의 공급량, 기판의 온도, 및 진공 용기 내의 압력 등) 을 제어함으로써, 실리사이드층의 조성을 제어할 수 있고, 또한 실리사이드층의 형성 온도를 낮게 설정할 수 있다.
(금속 화합물층의 형성 장치)
본 발명의 실시형태에 있어서 사용되는 성막 장치의 일례를 도 1 에 나타낸다. 이 장치에서는, 먼저 금속 화합물층을 형성할 수 있는 금속을 함유하는 원료 가스가, 원료 가스원 (101) 으로부터 매스 플로우 컨트롤러 (102) 를 통하여 소정의 유량으로 조정되고, 밸브 (103), 가스 도입구 (108), 샤워 헤드 (110) 를 통하여 진공 용기 (용기 : 111) 내에 공급된다.
캐리어 가스는, 캐리어 가스원 (104) 으로부터, 매스 플로우 컨트롤러 (105) 를 통하여 소정의 유량으로 조절되고, 밸브 (106), 가스 도입구 (108), 샤워 헤드 (110) 를 통하여 진공 용기 (용기 : 111) 내에 공급된다.
이 원료 가스는, 단독으로 또는 캐리어 가스와 함께 진공 용기 (111) 내에 공급해도 된다. 또, 캐리어 가스는 원료 가스가 진공 용기 (111) 내에 공급되어 있지 않은 경우, 치환 가스로서 사용해도 된다. 캐리어 가스로는, 원료 가스와 반응하지 않는 불활성 가스를 사용하는 것이 바람직하고, N2, Ar 및 He 로 이루어지는 군에서 선택되는 적어도 1 종의 가스가 포함되어 있는 것이 바람직하다.
이 장치에서는, 캐리어 가스원 (104), 매스 플로우 컨트롤러 (105), 밸브 (106) 는, 원료 가스와 합류할 때 원료 가스의 온도에 영향을 주지 않도록, 온도 제어 장치인 항온조 (107) 에 의해 금속 원료 가스와 동일한 온도로 제어되고 있다. 항온조 (107) 의 온도는, 바람직하게는 0℃ 이상 150℃ 이하로 제어되어 있다.
원료 도입구 (108), 샤워 헤드 (110) 및 진공 용기 (111) 는, 히터 (109), 온도 제어 장치인 히터 (112) 에 의해, 원료 가스 (101) 가 충분한 증기압을 갖는 온도 이상 또한 원료 가스의 분해 온도 이하가 되는 온도로 제어되어 있다. 바람직하게는, 이 온도는 0℃ 이상 150℃ 이하인 것이 좋다.
진공 용기 (111) 내에는 기판 (113) 이 형성되어 있고, 기판 지지대인 서셉터 (114) 를 개재하여 가열 장치인 히터 (116) 에 의해 소정의 온도 (기판 표면에서 원료 가스가 열분해될 수 있는 온도) 로 가열된다. 또, 서셉터 (114) 는 원료 가스가 히터 (116) 에 주회하는 것을 억제하고 있다.
진공 용기 (111) 내에 공급된 원료 가스 중 금속 화합물층의 형성에 소비되지 않은 원료 가스, 및 캐리어 가스는, 배기 펌프 (120) 에 의해 컨덕턴스 밸브 (118) 를 통해 배출된다. 또, 이 진공 용기 (111) 내의 압력은, 컨덕턴스 밸브 (118) 의 개도에 의해 제어된다. 또한, 부호 119 는 트랩이다.
이 금속 화합물층의 형성 장치에 있어서는, 항온조 (107), 매스 플로우 컨트롤러 (102 및 105), 히터 (109, 112 및 116), 그리고 컨덕턴스 밸브 (118) 는 제어부 (도시 생략) 에 접속되어 있고, 제어부에 의해 각각 기판에 금속층의 퇴적이 일어나지 않는 조건으로 제어되고 있다.
보다 구체적으로는, 금속층의 퇴적이 일어나지 않는 조건을 상기 각 부의 특성값으로서 미리 제어부에 입력해 두고, 상기 장치의 조작 중에 각 부의 특성값이 미리 입력한 것으로부터 어긋났을 때에는, 제어부는 각 부에 대하여 미리 입력한 특성값이 되도록 지령을 내리도록 되어 있다. 이 제어부의 지령에 의해 각 부의 특성값은 소정값으로 유지된다.
또, 각 부의 특성값은 장치의 조작 중에, 복수회 변경할 수도 있다. 이 경우, 미리 제어부에, 장치의 조작 중에 금속 화합물층의 형성 조건을 바꾸도록 입력함으로써, 제어부는 금속 화합물층의 형성 도중에 각 부에 대하여 그 형성 조건을 바꾸도록 지령을 내린다. 그리고, 조작 중에 금속 화합물층의 형성 조건을 바꿈으로써, 복수의 조성, 특성이 상이한 금속 화합물층을 형성하는 것이 가능해진다.
(금속 화합물층의 형성 기구)
본 발명의 금속 화합물층의 형성 기구에 대하여 설명한다. 도 2a ∼ 도 2d 는 금속 원소가 Ni 이고, 도 1 의 형성 장치를 사용하여, Ni 를 함유하는 원료 가스를 실리콘 기판 상에 공급하여 금속 화합물층으로서 실리콘 금속 화합물층 (실리사이드층) 을 형성한 경우를 나타낸 것이다. 도 2a 및 도 2b 는, 본 발명의 실리사이드층의 형성 기구, 도 2c 및 도 2d 는, 종래의 실리사이드층의 형성 기구를 나타낸 것이다.
도 2a 에 나타내는 바와 같이, 원료 가스는 기상 중 혹은 기판 표면에 있어서 기판으로부터의 열 여기에 의해 분해되고, Ni 원자가 기판 표면에 흡착된다. 즉, 기판 표면에서는 끊임없이 흡착과 탈착이 일어나고 있어, 전체적으로 보면 이 평형 상태로서 기판 표면에 소정량의 Ni 원자가 흡착되어 있다. 그리고, 이 기판 표면에 흡착되는 Ni 량은, 원료 가스의 공급량, 기판 온도, 진공 용기 내의 압력의 영향을 받아 이들 조건에 의해 제어할 수 있다.
예를 들어, 기판 온도가 높으면 Ni 원자의 분자 운동이 활발해져, 기판 표면으로부터 탈착되는 Ni 원자가 증가하고, 평형 상태에 있어서 기판에 흡착되는 Ni 원자량은 적어진다. 진공 용기 내의 압력을 높이면 Ni 원자의 분자 운동의 속도가 빨라지기 때문에, 기판 표면으로부터 탈착되는 Ni 원자가 증가하고, 평형 상태에 있어서 기판에 흡착되는 Ni 원자량은 적어진다. 또, 원료 가스의 공급량을 많게 하면, 기판 표면에 공급되는 Ni 원자수가 많아지기 때문에, 평형 상태에 있어서 다량의 Ni 원자가 기판 표면에 흡착되기 쉬워진다.
이어서, 도 2b 에 나타내는 바와 같이, 기판 상에 흡착된 Ni 는 실리콘과 반 응하여 확산됨으로써 실리사이드층이 형성된다. 이 때, 실리사이드층의 조성·결정 구조는, 도 2a 의 과정에 있어서 미리 기판 표면에 흡착된 Ni 량에 의해 결정된다. 예를 들어, Ni 의 흡착량이 적으면 Si 리치한 조성을 갖는 NiSi2 가 형성된다. 또한, Ni 의 흡착량이 많아짐에 따라, Ni 리치한 조성을 갖는 NiSi, Ni3Si 의 결정상을 갖는 실리사이드층이 형성된다. 따라서, 실리사이드층의 형성 조건으로서, 예를 들어 기판 온도를 낮추고 원료 가스의 공급량을 많게 하고, 진공 용기 내의 압력을 낮추면, Ni 리치한 조성을 갖는 실리사이드층을 형성할 수 있다.
이어서, 도 2c, 도 2d 에 기판 표면에 흡착된 Ni 가 실리사이드화에 의해 소비되는 양보다 많은, 종래의 실리사이드층의 형성 기구를 나타낸다. 기판을 금속이 분해할 수 있는 온도 이상으로 설정하고 Ni 를 공급하면, 가장 초기에는 소정량의 Ni 원자가 기판 표면에 흡착되고, 이 Ni 원자가 기판을 구성하는 Si 와 반응하여 실리사이드를 형성하기 시작한다. 그러나, 이와 같이 하여 실리사이드층을 형성하는 데에 필요한 Ni 량보다 과잉인 양의 Ni 가 차례차례로 기판 표면 상에 공급되기 때문에, 미반응의 금속이 생성되고 이것이 기판 상에 퇴적되어 금속 Ni 층을 형성해 버린다.
실리콘 상에 이 금속 Ni 층이 퇴적되면 실리사이드화를 실시하는 Ni 는 기판 표면 상에 열분해되어 흡착된 Ni 원자가 아니라, 퇴적된 금속 Ni 층이 되기 때문에 실리사이드층의 형성은 고상 반응이 지배적이 된다.
따라서, Ni 의 공급 조건 (원료 가스의 공급량 및 진공 용기 내의 압력 등) 에 의한 실리사이드층의 막두께·조성 제어가 곤란해져 버린다. 이 결과, 실리사이드층의 막두께·조성을 제어하기 위해서는, 종래 기술과 동일하게 금속 Ni 를 퇴적시킨 후, 조성·결정상에 대응한 어닐 처리를 실시해야 한다.
이상으로부터, 본 발명에 있어서의 실리사이드층의 형성 방법에 있어서는, 원료 가스의 공급량을 노출된 영역 상에 금속의 퇴적이 시작되는 공급량 이하로 설정하는 조건으로 설정하는 것이 중요해진다. 이와 같은 조건하에서 실리사이드층을 형성함으로써, 원료 공급 조건에 의한 실리사이드층의 조성·결정상의 컨트롤이 가능해진다. 또, 종래 기술에 있어서 고온의 어닐 처리가 필요했던 Si 리치한 조성을 갖는 실리사이드층을, 저온에서 형성할 수 있게 된다.
또, 도 3a 에 나타내는 바와 같이, 특허 문헌 1 및 특허 문헌 2 의 종래 기술에 의한 실리사이드층의 형성 방법을 사용한 경우, 플라즈마 여기에 의해 기상 중에서 원료 가스가 분해되기 때문에, 기판 표면에는 실리사이드화에 필요해지는 Ti 뿐만 아니라, 기상 중에서 분해된 Cl 도 흡착된다. 흡착된 Cl 은 기판 표면 상에서는 불순물로서 작용하여 Ti 의 흡착을 저해하기 때문에, 실리사이드화 반응을 저해하여, 실리사이드층의 조성을 변화시키는 것이 곤란해지는 문제점이 생긴다. 또, 기상 중에서 분해된 Cl 은 염소 라디칼로서 기판 표면 상에 공급되어 실리콘 기판을 에칭한다. 이와 같이, 플라즈마 CVD 법을 사용한 경우, 원료 중에 포함되는 원소의 영향에 의해, 실리사이드화의 저해나 기판에 대한 데미지가 존재하므로, 도면과 같이 불균일한 실리사이드층이 형성된다.
이어서, 도 3b 에 본 발명에 있어서의 원료 분해 과정을 원료 가스로서 Ni(PF3)4 를 사용한 경우를 예로 들어 나타낸다. 도면에 나타내는 바와 같이, 본 발명에서는 실리사이드층의 형성을, 기판 표면 상에서의 원료 가스의 열분해에 의해 발생한 Ni 와 실리콘의 반응에 의해 실시하고 있다. 즉, 기판 표면 상에서 Ni(PF3)4 가스의 Ni 만이 분리되기 때문에, Ni 만을 기판 표면 상에 흡착시킬 수 있다. 이 결과, 기판 표면에는 실리사이드화를 저해하는 불순물이 흡착되지 않기 때문에, 원료 가스의 공급량 등에 의해 실리사이드층의 조성을 변화시킬 수 있고, 또한 균일한 실리사이드층을 형성할 수 있다.
이어서, 도 4a 및 도 4b 에, 종래 기술인 스퍼터법을 사용하여 도면에 나타내는 바와 같은 3 차원 구조를 갖는 실리콘 기판에 실리사이드층을 형성한 경우의 복식도를 나타낸다. 스퍼터법에서는, 플라즈마에 의해 타겟으로부터 비산된 금속 원자가 도면 중의 화살표 방향으로 지향성을 가진 상태에서 기판에 도달한다. 따라서 도면과 같이, 금속 원자는 3 차원 구조의 측벽 부분으로 흡착되지 못해, 도 4b 에 나타내는 바와 같은 실리사이드층이 형성된다.
이어서, 도 4c 및 도 4d 에, 본 발명에 있어서의 실리사이드층의 형성 방법을 사용한 경우를 나타낸다. 본 발명에서는, 원료 가스는 종래 기술과 비교하여 플라즈마 여기에 수반하는 에너지를 갖고 있지 않고, 지향성이 적은 상태에서 기판 표면에 공급된다. 이 때문에, 금속의 흡착 상태는 도 4c 와 같이 되고, 표면 열분해 반응에 의해 도 4d 와 같이 피복성이 우수한 실리사이드층이 형성된 다.
이와 같이, 본 발명에 있어서의 실리사이드층의 형성 방법에서는, 플라즈마 여기나 원료 가스에 전계를 부가하는 것을 실시하지 않고, 열 여기만을 이용한 표면 반응을 이용하기 때문에, 플라즈마 여기에 의한 소자에 대한 플라즈마 데미지나 발생한 라디칼에 의한 기판에 대한 데미지를 수반하지 않고, 피복성이 우수한 방법으로 실리사이드층을 형성할 수 있다.
또한, 본 발명 방법에서는, 기판을 유지한 용기 내의 분위기 온도는 원료 가스가 열분해되지 않는 온도로 설정되어 있다. 또, 기판은 용기 내의 분위기 온도보다 높은, 원료 가스가 열분해될 수 있는 온도로 설정되어 있다. 따라서, 원료 가스는 용기 내에 도입시에는 열분해되지 않지만, 기판 표면 상에서 열분해되도록 되어 있다. 또, 「원료 가스가 열분해될 수 있는 온도」란 원료 가스에 고유한 값이며, 일의적으로 결정된다.
도 5 는 진공 용기 내의 압력을 일정하게 한 경우에 있어서의, 실리사이드층의 조성과, Ni 원료의 공급량 및 기판 온도의 관계를 나타낸 개략도이다. 예를 들어, 도 5 중에 있어서 기판 온도가 300℃ 인 경우를 예로 들면, Ni 원료의 공급량의 증대에 따라 실리사이드층의 결정상이 순서대로 NiSi2, NiSi, Ni3Si 와 Ni 리치한 조성·결정상을 갖는 실리사이드층이 된다 (도 5 중의 세로축에 평행한 선 상의 조성). 이와 같이 Ni 원료의 공급량의 증대에 따라 실리사이드 조성이 Ni 리치측으로 이동하는 것은, 단위 시간 당 기판 표면 상에 흡착되는 Ni 량이 증대되 기 때문이다.
또, Ni 원료의 공급량이 일정한 경우에도, 기판 온도의 증대에 따라, 실리사이드의 조성을 순서대로 Ni3Si, NiSi, NiSi2 와 Si 리치한 조성·결정상을 갖는 실리사이드층을 형성할 수 있다 (도 5 중의 가로축에 평행한 선 상의 조성). 이와 같이 기판 온도의 증대에 따라 실리사이드 조성이 Si 리치측으로 이동하는 것은, 온도가 높아지면 기판 표면 상에 흡착된 Ni 원자의 분자 운동이 활발해져, Ni 원자가 기판 표면으로부터 설착되기 쉬워지기 때문이다.
또한, 기판 온도가 200℃ 내지 300℃ 의 영역에 있어서는, 원료 가스의 공급량이 증가하면 기판 표면 상에 Ni 금속의 퇴적층이 형성되어, 실리사이드층의 막두께, 조성·결정상의 제어가 곤란해진다. 이와 같이 기판 표면 상에 Ni 금속층이 퇴적되는 것은, 기판 상에 흡착되어 실리사이드층 형성에 소비되는 Ni 원자량보다, 기판 표면에 흡착되는 Ni 원자량이 많아지기 때문이다.
이상으로부터, 원료 가스가 기판 표면 상에서 열분해되는 온도보다 기판 온도가 낮으면 실리사이드화가 일어나지 않는다. 또, 기판 온도가 높으면 흡착된 금속의 기판 표면으로부터의 탈착이 발생하기 때문에, 실리사이드층의 형성 레이트가 느려진다. 따라서, 기판 온도는, 원료 가스가 열분해되는 온도 이상, 또한 노출된 기판 표면 상에 있어서 금속 원소가 흡착되는 양과 탈착되는 양이 동등해지는 온도 이하로 할 필요가 있다. 구체적으로는, 150℃ 이상 600℃ 이하의 범위인 것이 바람직하다.
또, 도 6 에 기판 온도를 일정하게 한 경우에 있어서의, 실리사이드층의 조성과, Ni 원료의 공급량 및 진공 용기 내의 압력의 관계를 나타낸다. 도 6 으로부터, 기판 도도와 Ni 원료의 공급량이 일정한 경우에 있어서, 진공 용기 내의 압력을 증대시키면, 순서대로 Ni3Si, NiSi, NiSi2 와 Si 리치한 조성·결정상을 갖는 실리사이드층을 형성할 수 있다 (도 6 중의 가로축에 평행한 선 상의 조성). 이는, 진공 용기 내의 압력이 증가함으로써, 기판 표면 상의 Ni 원자의 이동 속도가 커져, 보다 기판 표면에 흡착되기 어려워지기 때문이다.
또, 진공 용기 내의 압력이 높으면 기상 중에 있어서의 원료의 분해가 촉진되어, 원료 가스를 구성하는 Ni 를 제외한 원소가 기판 상에 흡착되고, 실리사이드화 반응이 억제되어 실리사이드층의 형성 레이트가 감소되는 경우가 일어나기 때문이다.
따라서, 진공 용기 내의 압력이 낮은 쪽이 그러한 영향을 받기 어려워져, 기판 표면에 대한 Ni 의 흡착과 실리사이드화 반응이 촉진된다. 이런 점에서, 진공 용곡 내의 압력은 1.33 × 104Pa (100Torr) 이하인 것이 바람직하고, 또한, 기상 중에서 원료 가스를 분해시키지 않고 기판 표면의 열 여기에 의해 분해 반응을 일으키게 하여 실리사이드층을 형성하려면, 1.33 × 103Pa (10Torr) 이하가 보다 바람직하다.
한편, 도 6 에 있어서, 기판 온도와 진공 용기 내의 압력이 일정한 경우에 있어서, Ni 원료 가스의 공급량을 증대시키면, 순서대로 NiSi2, NiSi, Ni3Si 와 Ni 리치한 조성·결정상을 갖는 실리사이드층을 형성할 수 있다 (도 6 중의 세로축에 평행한 선 상의 조성). 이는, Ni 원료 공급량의 증대에 수반하여, 기판 표면에 흡착되어 실리사이드화에 관여하는 Ni 원자량이 증대되기 때문이다.
또한, 도 7 은, Ni 의 공급량을 일정하게 한 경우에 있어서의, 실리사이드층의 조성과, 기판 온도 및 진공 용기 내의 압력의 관계를 나타낸 것이다. 도 7 로부터, Ni 원료 가스의 공급량이 일정한 경우에 있어서, 진공 용기 내의 압력을 일정하게 하고 기판 온도를 높인 경우 (도 7 중의 세로축에 평행한 직선 상의 조성), 상기와 동일하게 각각 Si 리치한 조성이 된다. 또, 도 7 에 있어서, 기판 습도와 기판 온도가 일정한 경우에 있어서, 진공 용기 내의 압력을 증대시키면, 순서대로 Ni3Si, NiSi, NiSi2 와 Si 리치한 조성·결정상을 갖는 실리사이드층을 형성할 수 있다 (도 7 중의 세로축에 평행한 선 상의 조성).
또한, 상기 도 5 ∼ 도 7 의 실험은, 표준 직경 6 인치 기판을 사용하고, 금속 화합물층의 형성 장치를 사용하여 실시하였다. 또, 금속 화합물층의 형성 시간은 20min 으로 하였다.
상기 도 5 ∼ 도 7 에 나타내는 바와 같이, 기판 온도, 진공 용기 내의 압력 및 원료 가스 공급량의 최적화에 의해, NiSi2, NiSi, Ni3Si 의 결정상을 갖는 실리사이드층을 형성할 수 있다. 이는, 기판 표면의 Ni 의 흡아량이, 기판 온도, 진공 용기의 압력 및 원료 가스 공급량에 관계되어 있기 때문이다.
또한, 상기 설명에서는, 기판이 실리콘으로 이루어지고 금속 화합물층으로서 실리사이드층을 형성하는 경우에 대하여 설명하였다. 그러나, 상기한 기판 온도, 진공 용기 내의 압력 및 원료 가스 공급량과 결정상의 조성의 관계는, 기판이 게르마늄이나 실리콘게르마늄으로 구성되고, 금속 화합물층으로서 게르마늄 금속 화합물층, 실리콘게르마늄 화합물층을 형성하는 경우에도 동일하게 성립된다.
(제 1 형성 공정, 제 2 형성 공정)
또한, 본 발명의 금속 화합물층 형성 공정에서는, 금속 화합물층의 형성 조건을 바꿈으로써, 조성이나 성질이 상이한 복수의 금속 화합물층을 형성할 수 있다.
(1) 도 8a 에 나타내는 바와 같이, 제 1 형성 조건에서 제 1 금속 화합물층을 형성하고 (제 1 형성 공정), 제 1 금속 화합물층이 소정의 막두께에 도달한 시점에서, 제 2 형성 조건에서 제 1 금속 화합물층의 상부에 제 2 금속 화합물층을 형성함 (제 2 형성 공정) 으로써 금속 화합물층을 형성해도 된다. 이 때, 제 2 형성 조건이 제 1 형성 조건과 비교하여, 적어도 원료 가스 (실리콘 금속 화합물층, 게르마늄 금속 화합물층 및 실리콘게르마늄 금속 화합물층 등의 금속 화합물층을 형성할 수 있는 금속을 함유하는 원료 가스) 의 공급 속도가 많은 조건에서 금속 화합물층을 형성함으로써, 도 8b 에 나타내는 바와 같이 막두께 방향에 대하여, 금속 화합물층에 포함되는 금속 원소의 양을 변화시키는 것이 가능해진다.
(2) 도 9a 에 나타내는 바와 같이, 제 1 형성 조건에서 제 1 금속 화합물층을 형성하고 (제 1 형성 공정), 제 1 실리사이드층이 소정의 막두께에 도달한 시점 에서, 제 2 형성 조건에서 제 1 금속 화합물층의 상부에 제 2 금속 화합물층을 형성하고 (제 2 형성 공정), 이 때, 제 2 형성 조건이 제 1 형성 조건과 비교하여 적어도 기판 온도가 낮아지는 조건에서 금속 화합물층을 형성함으로써, 도 9b 에 나타내는 바와 같이 막두께 방향에 대하여 금속 화합물층에 포함되는 금속 원소의 양을 변화시키는 것이 가능해진다.
(3) 도 10a 에 나타내는 바와 같이, 제 1 형성 조건에서, 제 1 금속 화합물층을 형성하고 (제 1 형성 공정), 제 1 금속 화합물층이 소정의 막두께에 도달한 시점에서, 제 2 형성 조건에서 제 1 금속 화합물층의 상부에 제 2 금속 화합물층을 형성하고 (제 2 형성 공정), 이 때, 제 2 형성 조건이 제 1 형성 조건과 비교하여, 적어도 진공 용기 내의 압력이 낮은 조건에서 금속 화합물층을 형성함으로써, 도 10b 에 나타내는 바와 같이, 막두께 방향에 대하여 금속 화합물층에 포함되는 금속 원소의 양을 변화시킬 수 있다.
(4) 제 1 형성 조건에서, 제 1 금속 화합물층을 형성하고 (제 1 형성 공정), 제 1 금속 화합물층이 소정의 막두께에 도달한 시점에서, 제 2 형성 조건에서 제 1 금속 화합물층의 상부에 제 2 금속 화합물층을 형성하고 (제 2 형성 공정), 이 때, 제 2 형성 조건이 제 1 형성 조건과 비교하여, 원료 가스 중의 금속 함유량을 많게 하는 조건에서 금속 화합물층을 형성함으로써, 막두께 방향에 대하여 금속 화합물층에 포함되는 금속 원소의 양을 변화시킬 수 있다.
이와 같이, 금속 화합물층의 형성 조건을 연속적으로 변화시킴으로써, 막두께 방향으로 조성·결정상이 상이한 제 1 및 제 2 금속 화합물층을 갖는 구조를 형 성할 수 있다. 에칭 공정 등에 대한 프로세스 내성이나 저항의 관점에서 제 2 형성 조건에서 형성되는 제 2 금속 화합물층 중에 포함되는 금속 원소의 양은, 제 1 형성 조건에서 형성되는 제 1 금속 화합물층 중에 포함되는 금속 원소의 양보다 많은 것이 바람직하다.
예를 들어, 금속 화합물층으로서 실리사이드층을 형성하는 경우, 제 1 형성 조건 및 제 2 형성 조건에 있어서의 원료 공급량, 기판 온도 및 진공 용기 내의 압력은 도 5, 도 6, 도 7 에 나타낸 조건으로부터 최적의 조건을 선택하여 각각 실시할 수 있다.
또, 상기 서술한 (1) ∼ (4) 의 형성 방법은, 금속 화합물층으로서 실리사이드층을 형성하는 경우뿐만 아니라 게르마늄 금속 화합물층, 실리콘게르마늄 화합물층을 형성할 때에도 사용할 수 있다. 조성·결정상이 상이한 금속 화합물층은, 상기와 같이 2 층에 한정되는 것은 아니고, 3 층 이상의 층을 형성해도 된다. 금속 화합물층이 복수의 층으로 이루어지는 경우, 각 층을 구성하는 금속 화합물에 포함되는 금속 원소는 동일해도 된다.
(원료 가스)
원료 가스 중에 포함되는 금속 원소는, 저항값이나 일 함수의 관점에서 Ni, Pt, Co, W 및 Ru 로 이루어지는 군에서 선택되는 적어도 1 종의 금속인 것이 바람직하다. 또한, 상기 원료 가스를 구성하는 원소에 C 가 포함되면, 기판 표면 상에 C 가 흡착되어 실리사이드화 반응이 억제된다. 따라서, 원료 가스를 구성하는 원소에 C 가 포함되어 있지 않은 것이 바람직하다. 또한, 원료 가스는 Ni(PF3)4, Ni(BF2)4, Pt(PF3)4, Pt(BF2)4, Co(PF3)6, Co(BF2)6, W(PF3)6, W(BF2)6, Ru(PF3)5 및 Ru(BF2)5 로 이루어지는 군에서 선택되는 적어도 1 종의 원료인 것이 바람직하다.
(실리사이드층의 형성 조건)
이하, 상기 각종의 원료 가스를 사용한 경우에 있어서의, 실리콘 금속 화합물층 (실리사이드층) 의 형성 조건 (기판 온도, 진공 용기 내의 압력, 원료 가스의 공급량) 과 형성되는 실리사이드 조성의 관계를 나타낸다.
1. 원료 가스가 Ni(PF3)4 혹은 Ni(BF2)4 의 경우, 원료 가스가 Ni(PF3)4 혹은 Ni(BF2)4 의 경우, NiSi2, NiSi, Ni3Si 중 어느 하나의 결정상을 갖는 실리사이드층을 형성할 수 있다.
(1) 원료 가스가 Ni(PF3)4 혹은 Ni(BF2)4 의 경우, 도 5, 도 6, 도 7 에 나타내는 바와 같이, NiSi2 의 조성·결정상을 갖는 실리사이드층을 형성하려면, 기판 온도는 150℃ 이상 600℃ 이하가 바람직하다. 또, 기판 온도가 250℃ 미만인 영역에서는, 기판 표면에 있어서의 원료 가스의 열분해 반응이 억제되기 때문에, 실리사이드층의 형성 레이트가 감소된다. 또, 기판 온도가 400℃ 를 초과하는 영역에서는, 기판 상으로부터의 금속의 탈착이 발생하기 때문에, 실리사이드층의 형성 레이트가 느려진다. 따라서, 기판 온도는 250℃ 이상 400℃ 이하가 보다 바람직하다.
또, 진공 용기 내의 압력은, 원료 가스의 기상 분해 성분을 억제하기 위하여 1.33 × 104Pa (100Torr) 이하가 바람직하고, 기판 표면에서만의 원료 가스의 분해와 원료 가스의 공급량에 의한 실리사이드층의 조성·결정상의 제어성 확보를 양립하기 위하여, 1.33 × 10-2Pa (1 × 10-4Torr) 이상, 1.33 × 103Pa (10Torr) 이하가 보다 바람직하다. 특히, 본 발명에 있어서는, 이와 같은 형성 조건으로 설정함으로써, 종래 기술보다 더욱 낮은 300℃ 이하의 온도에 있어서 NiSi2 결정상을 형성할 수 있어, 실리사이드의 형성 온도의 저감에 적합한 것이 나타내어진다.
(2) 원료 가스가 Ni(PF3)4 혹은 Ni(BF2)4 의 경우, 도 5, 도 6, 도 7 에 나타내는 바와 같이, NiSi 의 조성·결정상을 갖는 실리사이드층을 형성하려면, 기판 온도는 250℃ 이상 600℃ 이하가 바람직하다. 또, 기판 온도가 400℃ 를 초과하는 영역에서는, 기판 상으로부터의 금속의 탈착이 발생하기 때문에, 실리사이드층의 형성 레이트가 느려진다. 따라서, 기판 온도는 250℃ 이상 400℃ 이하가 보다 바람직하다. 또, 진공 용기 내의 압력은 원료 가스의 기상 분해 성분을 억제하기 위하여 1.06 × 104Pa (80Torr) 이하가 바람직하고, 기판 표면에서만의 원료 가스의 분해와, 원료 가스의 공급량에 의한 실리사이드층의 조성·결정상의 제어성의 확보를 양립하기 위하여, 1.33 × 10-2Pa (1 × 10-4Torr) 이상 1.33 × 103Pa (10Torr) 이하가 보다 바람직하다.
(3) 원료 가스가 Ni(PF3)4 혹은 Ni(BF2)4 의 경우, 도 5, 도 6, 도 7 에 나타내는 바와 같이 Ni3Si 의 조성·결정상을 갖는 실리사이드층을 형성하려면, 기판 온도는 250℃ 이상 500℃ 이하가 바람직하다. 또, 기판 습도가 400℃ 를 초과하는 영역에서는, 기판 상으로부터의 금속의 설착이 발생하기 때문에, 실리사이드층의 형성 레이트가 느려진다. 따라서, 기판 온도는 250℃ 이상 400℃ 이하가 보다 바람직하다. 또, 진공 용기 내의 압력은 원료 가스의 기상 분해 성분을 억제하기 위하여 1.33 × 103Pa (10Torr) 이하가 바람직하고, 기판 표면에서만의 원료 가스의 분해와, 원료 가스의 공급량에 의한 실리사이드층의 조성·결정상의 제어성의 확보를 양립하기 위하여, 1.33 × 10-2Pa (1 × 10-4Torr) 이상, 6.66 × 102Pa (5Torr) 이하가 보다 바람직하다.
(4) 원료 가스가 Ni(PF3)4 혹은 Ni(BF2)4 의 경우, 제 1 형성 조건에서 NiSi2 의 결정상을 갖는 제 1 실리사이드층을 형성하고 (제 1 실리사이드화 공정), 제 2 형성 조건에서 NiSi 및 Ni3Si 결정상 중 적어도 일방을 갖는 제 2 실리사이드층을 형성할 수 있다 (제 2 실리사이드화 공정).
에칭에 대한 프로세스 내성이나 저항값의 관점에서는, NiSi2 결정상을 갖는 제 1 실리사이드층 상에 NiSi 결정상을 갖는 제 2 실리사이드층을 형성하는 것이 바람직하다. 또, 제 1 형성 조건 및 제 2 형성 조건에 있어서의 원료 공급량, 기판 온도 및 진공 용기 내의 압력은 도 5, 도 6, 도 7 에 나타낸 조건으로부터 최 적의 조건을 선택하여 각각 실시할 수 있다.
2. 원료 가스가 Co(PF3)6 또는 Co(BF2)6 의 경우, 원료 가스가 Co(PF3)6 또는 Co(BF2)6 의 경우, CoSi2, CoSi, Co3Si 중 어느 하나의 결정상을 갖는 실리사이드층을 형성할 수 있다.
(1) 원료 가스가 Co(PF3)6 또는 Co(BF2)6 의 경우, CoSi2 의 조성·결정상을 갖는 실리사이드층을 형성하려면, 기판 온도는 150℃ 이상 600℃ 이하가 바람직하고, 형성 레이트를 확보하려면 250℃ 이상 400℃ 이하가 바람직하다. 또, 진공 용기 내의 압력은 1.33 × 104Pa (100Torr) 이하가 바람직하고, 형성 레이트를 확보하려면, 13.3Pa (0.1Torr) 이상 1.33 × 103Pa (10Torr) 이하가 보다 바람직하다.
(2) 원료 가스가 Co(PF3)6 혹은 Co(BF2)6 의 경우, CoSi 의 조성·결정상을 갖는 실리사이드층을 형성하려면, 기판 습도는 250℃ 이상 600℃ 이하가 바람직하고, 형성 레이트를 확보하려면 250℃ 이상 400℃ 이하가 보다 바람직하다. 진공 용기 내의 압력은 1.33 × 104Pa (100Torr) 이하가 바람직하고, 형성 레이트의 제어성의 관점에서, 1.33 × 10-2Pa (1 × 10-4Torr) 이상 1.33 × 103Pa (10Torr) 이하가 보다 바람직하다.
(3) 원료 가스가 Co(PF3)6 혹은 Co(BF2)6 의 경우, Co3Si 의 조성·결정상을 갖는 실리사이드층을 형성하려면, 기판 온도는 250℃ 이상 500℃ 이하가 바람직하 고, 형성 레이트를 확보하려면 250℃ 이상 400℃ 이하가 보다 바람직하다. 진공 용기 내의 압력은 1.33 × 104Pa (100Torr) 이하가 바람직하고, 형성 레이트의 제어성의 관점에서 1.33 × 10-2Pa (1 × 10-4Torr) 이상, 1.33 × 103Pa (10Torr) 이하가 보다 바람직하다.
(4) 원료 가스가 Co(PF3)6 혹은 Co(BF2)6 의 경우, 제 1 형성 조건에서 CoSi2 의 결정상을 갖는 제 1 실리사이드층을 형성하고 (제 1 실리사이드화 공정), 제 2 형성 조건에서 Co3Si 결정상을 갖는 제 2 실리사이드층을 형성할 수 있다 (제 2 실리사이드화 공정).
원료 가스가 Co(PF3)6 혹은 Co(BF2)6 의 경우, 에칭에 대한 프로세스 내성이나 저항값의 관점에서는, CoSi2 상에 CoSi 의 결정상을 갖는 실리사이드층을 형성하는 것이 보다 바람직하다.
실시예
이하, 본 발명의 실시예에 대하여 설명한다.
기판으로서, 실리콘 기판, 또는 실리콘 기판 상에 CVD 법을 사용하여 실리콘 산화막을 막두께 10 ∼ 20nm 로 형성한 것을 사용하고, 이 기판 상에 CVD 법에 의해 막두께 50 ∼ 150nm 의 폴리실리콘층을 형성한 것을 사용하였다. 폴리실리콘층으로는, 실시예 또는 비교예에 따라 논도프, As 도프 및 B 도프를 한 기판을 사용하였다.
기판에 대한 실리사이드층의 형성에는 도 1 에 나타낸 형성 장치를 사용하여, 실시예 또는 비교예에 따라 기판 온도를 150℃ 내지 700℃, 진공 용기 내의 압력을 1.33 × 10-2Pa (1 × 10-4Torr) 내지 1.33 × 104Pa (100Torr) 의 범위로 설정하였다. 진공 용기, 가스 공급계, 가스 도입구 및 샤워 헤드의 온도는 150℃ 이하 (원료 가스가 열분해되지 않는 온도) 로 설정하였다. 또, 캐리어 가스로서 N2 를 사용하였다. 원료 가스의 공급량은, 실시예 또는 비교예에 따라 매스 플로우 컨트롤러에 의해 2sccm 내지 100sccm 의 범위로 설정하고, 1min 내지 100min 의 범위에서 기판 상에 공급하였다.
그리고 기판 온도, 진공 용기 내의 압력, 그리고 원료 가스의 공급량 및 공급 시간을 변화시킴으로써, 기판 상에 Ni 층이 퇴적되는 조건, 또는 퇴적되지 않는 조건으로 설정하였다.
(실시예 1)
논도프의 폴리실리콘층을 갖는 기판을 사용하고, 기판 표면에 Ni 금속의 퇴적층이 형성되지 않는 조건에서 실리사이드층을 형성하였다. 이 실리사이드층 형성시의 진공 용기 내의 압력은 3.33 × 102Pa (2.5Torr), 원료 가스의 공급 시간은 45min, 원료 가스의 공급량은 20sccm, 기판 온도는 360℃ 로 설정하였다. 원료 가스로는 Ni(PF3)4 를 사용하였다. 또한, 360℃ 는 원료 가스인 Ni(PF3)4 가 열분해될 수 있는 온도에 상당한다.
도 11의 (a) 에, 이 실리사이드층의 단면 구조를 나타낸다. 도 11의 (a) 에 나타내는 바와 같이, 기판 표면에 Ni 금속의 퇴적층이 형성되지 않고 폴리실리콘층을 균일하게 실리사이드화할 수 있는 것을 알 수 있다. 또, TEM 평가로부터, 표면 상에 Ni 퇴적층을 수반하고 있지 않은 것, 원료 가스에서 기인한 에칭에 의한 데미지를 받고 있지 않은 것을 확인하였다.
(비교예 1)
논도프의 폴리실리콘층을 갖는 기판 상에 Ni 금속의 퇴적층이 형성되는 조건에서 실리사이드층을 형성하였다. 이 실리사이드층 형성시의 기판 도도는 296℃, 진공 용기 내의 압력은 3.33 × 102Pa (2.5Torr), 원료 가스의 공급 시간은 20min, 원료 가스의 공급량은 80sccm 으로 설정하였다. 원료 가스로는 Ni(PF3)4 를 사용하였다. 또한, 296℃ 는 원료 가스인 Ni(PF3)4 가 열분해될 수 있는 온도에 상당한다.
도 11의 (b) 에, 이 실리사이드층의 단면 구조를 나타낸다. 도 11의 (b) 에 나타내는 바와 같이, 기판 상에 Ni 금속층이 퇴적되면 폴리실리콘의 표면 영역 상에 매우 얇은 실리사이드층이 형성되는 것에 지나지 않고, 폴리실리콘층 전체를 실리사이드화시키는 것이 곤란한 것을 알 수 있다. 또한, 이 실리사이드층은, 원료 가스의 공급 개시시의, 아직 폴리실리콘층 상에 Ni 금속층이 퇴적되어 있지 않은 상태에서 원료 가스 중의 Ni 가 폴리실리콘과 반응하여 형성된 것으로 볼 수 있다.
(실시예 2)
상기 비교예 1 에 있어서의, 도 11의 (b) 의 경우와 기판 온도, 형성 압력 및 원료 가스의 공급 시간이 동일하고, 원료 가스의 공급량을 20sccm 이하로 변화시켰다. 이 결과, 도 11의 (a) 의 경우와 동일하게, 기판 표면에 Ni 의 퇴적을 수반하지 않고 실리사이드층을 균일하게 형성하는 것을 확인할 수 있었다. 이와 같이, 본 발명에 있어서는, 원료 가스의 공급량을 기판 표면 상에 Ni 금속층의 퇴적이 시작되는 공급량 이하로 설정하는 것이 중요하다는 것이 나타내어진다.
(실시예 3)
기판으로서 두께 150nm 의 논도프의 폴리실리콘층을 사용하고 기판 온도를 296℃, 진공 용기 내의 압력을 3.33 × 102Pa (2.5Torr), 원료 가스의 공급 시간을 20min 으로 설정하고, 원료 가스의 공급량을 변화시켰다. 원료 가스로는 Ni(PF3)4 를 사용하였다. 각 원료 가스 공급량에 있어서, 기판 표면에 Ni 의 퇴적을 수반하지 않고 실리사이드층을 균일하게 형성시킬 수 있었다. 도 12 에, 이와 같이 하여 형성한 실리사이드층의 결정상의 XRD 스펙트럼에 대한 원료 가스 공급량의 의존성을 나타낸다.
도 12 로부터, 실리사이드층의 결정상은, 원료 가스의 공급량만을 증가시킴으로써, 순서대로 NiSi2, NiSi, Ni3Si 와 Ni 리치한 조성·결정상을 갖는 실리사이드층을 형성할 수 있는 것을 알 수 있다. 또, 각 원료 가스 공급량에 있어서, 각각의 결정상의 혼합상에 의한 스펙트럼 없이 양호한 결정성을 갖고 있는 것을 알 수 있다.
실시예 1 ∼ 3 에 나타내는 바와 같이, 본 발명에 의한 실리사이드층의 형성 방법을 사용함으로써, 종래 필요했던 결정 구조에 대응한 어닐 처리를 실시하지 않아도 실리사이드층의 결정상을 양호한 제어성으로 형성할 수 있다. 또, 300℃ 이하의 기판 온도에 있어서도 균일한 NiSi2 결정상이 형성되어 있는 것을 확인할 수 있었다.
(실시예 4)
두께 150nm 의 논도프의 폴리실리콘층을 갖는 기판을 사용하고 진공 용기 내의 압력을 3.33 × 102Pa (2.5Torr), 원료 가스의 공급량을 20sccm, 원료 가스의 공급 시간을 30min ∼ 60min 으로 설정하고, 기판 온도를 변화시켰다. 원료 가스로는 Ni(PF3)4 를 사용하였다. 각 기판 습도에 있어서, 기판 표면에 Ni 의 퇴적을 수반하지 않고 실리사이드층을 균일하게 형성시킬 수 있었다. 도 13 에, 이와 같이 하여 형성한 실리사이드층의 결정상에 대한 XRD 스펙트럼의 기판 온도의 의존성을 나타낸다. 또한, 264℃ 는 원료 가스인 Ni(PF3)4 가 열분해될 수 있는 온도에 상당한다.
도 13 으로부터, 실리사이드층의 결정상은 기판 온도만을 증가시킴으로써, 순서대로 Ni3Si, NiSi, NiSi2 와 Si 리치한 조성·결정상을 갖는 실리사이드층을 형성할 수 있는 것을 알 수 있다. 이와 같이, 본 발명에 의한 실리사이드층의 형 성 방법을 사용함으로써, 종래에 있어서 필요했던 결정 구조에 대응한 어닐 처리를 실시하지 않아도 실리사이드층의 결정상을 양호한 제어성으로 형성할 수 있다.
(참고예 1)
상기 실시예와 동일하게, 기판 습도 및 원료 공급량을 변화시키지 않고 진공 용기 내의 압력을 증대시킴으로써, 실리사이드층을 순서대로 Ni3Si, NiSi, NiSi2 와 Si 리치한 조성·결정상을 갖는 실리사이드층을 형성할 수 있는 것을 확인할 수 있었다. 또, 1.33 × 104Pa (100Torr) 를 초과하는 영역에서는, 기상 중에서의 원료 가스의 분해가 촉진되어, 실리사이드층의 막두께나 형성 조건에 의한 조성·결정상의 제어가 곤란해지는 것을 확인하였다. 또한, 1.33 × 103Pa (10Torr) 이하의 영역에서는, 원료 가스의 기상 중에 있어서의 분해가 억제되어, 실리사이드층의 형성 레이트와 형성 조건에 의한 조성·결정상의 제어 범위의 확보를 양립할 수 있는 것을 확인하였다.
상기 실시예에 있어서의 원료 공급량, 기판 온도 및 진공 용기 내의 압력과 형성되는 실리사이드층의 조성·결정상의 관계를 정리하면, 도 5, 도 6, 도 7 에 기재한 바와 같이 된다. 도면 중의 흑색 원, 흑색 세모, 흑색 네모는, 각각 본 실시예를 사용하여 형성한 NiSi2, NiSi, Ni3Si 의 조성·결정상을 갖는 실리사이드층을 나타내고 있다. 또, 도면 중의 흑색 마름모는, 기판 표면 상에 Ni 금속층이 퇴적되어, 실리사이드층의 막두께, 조성·결정상의 조성을 형성 조건에 의해 변 화시키는 것이 곤란해지는 상태를 나타내고 있다. 또, 도면 중의 × 는, 원료 가스의 기상 중에서의 분해가 촉진되어, 실리사이드층의 막두께, 조성·결정상을 형성 조건에 의해 변화시키는 것이 곤란해지는 상태를 나타내고 있다.
이와 같이, 본 발명에 있어서의 실리사이드층의 형성 방법에서는, 원료 가스의 공급량을 Ni 의 퇴적이 시작되는 공급량 이하로 설정함으로써, 원료 가스의 공급량, 기판 온도, 진공 용기 내의 압력에 의해 실리사이드층의 조성·결정상을 광범위하게 양호한 제어성으로 형성할 수 있는 것이 나타내어진다.
(실시예 5)
기판으로서 두께 80nm 의 폴리실리콘층에 논도프 및, 불순물로서 각각 As, B 를 이온 주입에 의해 6 × 1015㎠ 를 도핑한 기판을 사용하였다. 또, 실리사이드층의 형성은, 기판 온도 300℃, 진공 용기 내의 압력 3.33 × 102Pa (2.5Torr), 원료 공급량 2sccm, 형성 시간 85min 의 조건에서 실시하였다. 원료 가스로는 Ni(PF3)4 를 사용하였다. 또한, 300℃ 는 원료 가스인 Ni(PF3)4 가 열분해될 수 있는 온도에 상당한다.
각 기판을 사용한 경우에 있어서, 기판 표면에 Ni 의 퇴적을 수반하지 않고 실리사이드층을 균일하게 형성시킬 수 있었다. 도 14 에, 이들 경우의 실리사이드층의 형성 레이트를 나타낸다. 실리사이드 레이트는, 논도프의 실리사이드 레이트 (두께 방향의 실리사이드층의 형성 속도) 로 규격화되어 있다.
도 14 로부터, 불순물 도프에 의한 형성 레이트의 감소는 10% 이내이며, 불 순물 도프에 의해 형성 레이트는 거의 영향을 받지 않는 것을 알 수 있다. 또, 불순물의 종류가 형성 레이트에 미치는 영향은 거의 없는 것을 알 수 있다. 또한, XRD 로부터, 형성된 실리사이드층은 도프의 유무에 상관없이 NiSi2 인 것을 확인할 수 있었다.
이들 결과로부터, 본 발명에 있어서의 실리사이드층의 형성 방법은, 저온에서의 실리사이드층의 형성 영역에 있어서도, 기판의 불순물량 및 불순물의 종류에 상관없이 형성 레이트 및 결정상은 크게 변화하지 않으며, 불순물이 도핑된 기판에 대한 실리사이드층의 형성에 적합한 것이 나타내어진다.
(실시예 6)
두께 50nm 의 논도프의 폴리실리콘층을 갖는 기판을 사용하여 도 15 에 나타내는 바와 같이, 제 1 형성 조건으로서 기판 온도 300℃, 진공 용기 내의 압력 3.33 × 102Pa (2.5Torr), 원료 가스를 2sccm 으로 80min 도입하여 제 1 실리사이드층을 형성하고 (제 1 실리사이드화), 그 후 제 2 형성 조건에서 기판 온도 300℃, 진공 용기 내의 압력 3.33 × 102Pa (2.5Torr), 원료 가스를 20sccm 으로 200sec 도입하여 제 2 실리사이드층을 형성하였다 (제 2 실리사이드화). 원료 가스로는 Ni(PF3)4 를 사용하였다. 제 1 및 제 2 실리사이드화에 있어서, 기판 표면에 Ni 의 퇴적을 수반하지 않고 실리사이드층을 균일하게 형성시킬 수 있었다. 이 결과, SEM, XPS 에 의해 NiSi2 결정상을 갖는 제 1 실리사이드층 상에 NiSi 결정상을 갖는 제 2 실리사이드층이 형성되어 있는 것을 확인할 수 있었다.
(실시예 7)
두께 50nm 의 논도프의 폴리실리콘층을 갖는 기판을 사용하여 도 15 에 나타내는 바와 같이, 제 1 형성 조건에서 기판 온도 300℃, 진공 용기 내의 압력 3.33 × 102Pa (2.5Torr), 원료 가스를 2sccm 으로 80min 도입하여 제 1 실리사이드층을 형성하고 (제 1 실리사이드화), 그 후 제 2 형성 조건에서 기판 도도 300℃, 진공 용기 내의 압력 3.33 × 102Pa (2.5Torr), 원료 가스를 50sccm 으로 200sec 도입하여 제 2 실리사이드층을 형성하였다 (제 2 실리사이드화). 원료 가스로는 Ni(PF3)4 를 사용하였다. 제 1 및 제 2 실리사이드화에 있어서, 기판 표면에 Ni 의 퇴적을 수반하지 않고 실리사이드층을 균일하게 형성시킬 수 있었다.
이 결과, SEM, XPS 에 의해, NiSi2 결정상을 갖는 제 1 실리사이드층 상에 Ni3Si 결정상을 갖는 제 2 실리사이드층이 형성되어 있는 것을 확인할 수 있었다.
(실시예 8)
두께 50nm 의 논도프의 폴리실리콘층을 갖는 기판을 사용하여 도 16 에 나타내는 바와 같이, 제 1 형성 조건에서 기판 습도 360℃, 진공 용기 내의 압력을 3.33 × 102Pa (2.5Torr), 원료 가스를 20sccm 으로 45min 도입하여 제 1 실리사이드층을 형성하고 (제 1 실리사이드화), 그 후 제 2 형성 조건에서 기판 온도 360 ℃, 진공 용기 내의 압력을 1.33 × 102Pa (1Torr), 원료 가스를 20sccm 으로 10min 도입하여 제 2 실리사이드층을 형성하였다 (제 2 실리사이드화). 원료 가스로는 Ni(PF3)4 를 사용하였다. 제 1 및 제 2 실리사이드화에 있어서, 기판 표면에 Ni 의 퇴적을 수반하지 않고 실리사이드층을 균일하게 형성시킬 수 있었다.
이 결과, SEM, XPS 에 의해, NiSi2 결정상을 갖는 제 1 실리사이드층 상에 NiSi 결정상을 갖는 제 2 실리사이드층이 형성되어 있는 것을 확인할 수 있었다.
(실시예 9)
두께 50nm 의 논도프의 폴리실리콘층을 갖는 기판을 사용하여 도 16 에 나타내는 바와 같이, 제 1 형성 조건에서 기판 온도 360℃, 진공 용기 내의 압력을 3.33 × 102Pa (2.5Torr), 원료 가스를 20sccm 으로 45min 도입하여 제 1 실리사이드층을 형성하고 (제 1 실리사이드화), 그 후 제 2 형성 조건에서 기판 온도 360℃, 진공 용기 내의 압력을 1.33Pa (0.01Torr), 원료 가스를 20sccm 으로 10min 도입하여 제 2 실리사이드층을 형성하였다 (제 2 실리사이드화). 원료 가스로는 Ni(PF3)4 를 사용하였다. 제 1 및 제 2 실리사이드화에 있어서, 기판 표면에 Ni 의 퇴적을 수반하지 않고 실리사이드층을 균일하게 형성시킬 수 있었다. 이 결과, SEM, XPS 에 의해, NiSi2 결정상을 갖는 제 1 실리사이드층 상에 Ni3Si 결정상을 갖는 제 2 실리사이드층이 형성되어 있는 것을 확인할 수 있었다.
(실시예 10)
두께 50nm 의 논도프의 폴리실리콘층을 갖는 기판을 사용하여 도 17 에 나타내는 바와 같이, 제 1 형성 조건에 있어서의 기판 온도를 360℃, 진공 용기 내의 압력을 3.33 × 102Pa (2.5Torr), 원료 가스를 20sccm 으로 45min 도입하여 제 1 실리사이드층을 형성하고 (제 1 실리사이드화), 그 후 제 2 형성 조건에서 기판 옥도를 300℃, 진공 용기 내의 압력을 3.33 × 102Pa (2.5Torr), 원료 가스를 20sccm 으로 10min 도입하여 제 2 실리사이드층을 형성하였다 (제 2 실리사이드화). 원료 가스로는 Ni(PF3)4 를 사용하였다. 제 1 및 제 2 실리사이드화에 있어서, 기판 표면에 Ni 의 퇴적을 수반하지 않고 실리사이드층을 균일하게 형성시킬 수 있었다.
이 결과, SEM, XPS 에 의해, NiSi2 결정상을 갖는 제 1 실리사이드층 상에 NiSi 결정상을 갖는 제 2 실리사이드층이 형성되어 있는 것을 확인할 수 있었다.
(실시예 11)
두께 50nm 의 논도프의 폴리실리콘층을 갖는 기판을 사용하여 도 17 에 나타내는 바와 같이, 제 1 형성 조건에 있어서의 기판 온도를 450℃, 진공 용기 내의 압력을 3.33 × 102Pa (2.5Torr), 원료 가스를 80sccm 으로 30min 도입하여 제 1 실리사이드층을 형성하고 (제 1 실리사이드화), 그 후 제 2 형성 조건에서 기판 온도를 300℃, 진공 용기 내의 압력을 3.33 × 102Pa (2.5Torr), 원료 가스를 80sccm 으로 5min 도입하여 제 2 실리사이드층을 형성하였다 (제 2 실리사이드화). 원료 가스로는 Ni(PF3)4 를 사용하였다. 제 1 및 제 2 실리사이드화에 있어서, 기판 표면에 Ni 의 퇴적을 수반하지 않고 실리사이드층을 균일하게 형성시킬 수 있었다. 또한, 450℃ 는 원료 가스인 Ni(PF3)4 가 열분해될 수 있는 온도에 상당한다. 이 결과, SEM, XPS 에 의해, NiSi2 결정상을 갖는 제 1 실리사이드층 상에 Ni3Si 결정상을 갖는 제 2 실리사이드층이 형성되어 있는 것을 확인할 수 있었다.
상기한 결과는, 종래 기술에서는, 상이한 조성·결정상을 갖는 실리사이드층의 적층 구조를 형성하는 경우, 개개의 조성·결정상에 대응한 어닐 공정이 필요해지는데, 본 발명에 의한 실리사이드층의 형성 방법에서는, 실리사이드층의 형성 프로파일에 의해, 연속적으로 상이한 조성·결정상을 갖는 실리사이드층을 형성할 수 있으므로, 종래 기술과 비교하여 공정 수의 삭감이 가능한 것을 나타내고 있다.
(실시예 12)
트렌치 구조의 논도프의 폴리실리콘층을 갖는 실리콘 기판에, 실리사이드층을 형성하였다. 이 때의 형성 조건은, 원료 공급량을 20sccm, 진공 용기 내의 압력을 3.33 × 103Pa (25Torr), 기판 온도를 300℃, 원료 공급 시간을 20min 으로 설정하였다. 원료 가스로는 Ni(PF3)4 를 사용하였다. 이 때, 기판 표면에 Ni 의 퇴적을 수반하지 않고 실리사이드층을 균일하게 형성시킬 수 있었다. 또, 트렌치 구조의 측면을 따라 Ni 금속의 퇴적을 수반하지 않고, 실리사이드층을 균일하게 형성할 수 있는 것을 확인할 수 있었다.
(실시예 13)
순서대로 실리콘 기판, 두께 35nm 의 실리콘 산화막, 두께 80nm 의 논도프의 폴리실리콘층을 갖는 기판을 사용하고, 이 폴리실리콘층으로부터 실리사이드층을 형성하였다.
이 실리사이드화시의 조건은 원료 가스 공급량 2sccm, 원료 공급 시간 85min, 기판 옥도 300℃, 진공 용기 내의 압력 3.33 × 102Pa (2.5Torr) 로 설정하였다. 원료 가스로는 Ni(PF3)4 를 사용하였다. 이 때, 기판 표면에 Ni 의 퇴적을 수반하지 않고 실리사이드층을 균일하게 형성시킬 수 있었다. 이 실리사이드층을 게이트 전극으로서 리크 특성을 평가한 바, 실리사이드화에 수반하는 워크 특성의 악화는 보이지 않았다.
(참고예 2)
또한, 상기 실시예 13 에서는, 실리콘 기판을 사용한 예를 나타내었는데, 게르마늄 기판, 또는 실리콘게르마늄 기판을 사용한 경우에도, 원료 가스의 공급량을 Ni 의 퇴적이 시작되는 공급량 이하로 설정함으로써, 게르마늄 기판, 또는 실리콘게르마늄 기판 표면에 Ni 를 퇴적시키지 않고 Ni 를 함유시킬 수 있었다. 또, Ni 의 함유량을 원료 가스의 공급량, 기판 온도, 진공 용기 내의 압력에 의해 변화시킬 수 있는 것을 확인하였다. 또, 형성 프로파일을 최적화함으로써, 게르마늄 혹은 실리콘게르마늄 중에, Ni 의 함유량이 상부에서 많아지는 적층 구조를 형성할 수 있는 것을 확인하였다.
(참고예 3)
본 실시예에서는, 도 1 에 나타내는 형성 장치의 도입구 (108) 의 온도를 160℃ 로 하여 실리사이드층을 형성하였다. 이 실리사이드층의 형성시에는, 논도프의 폴리실리콘층을 갖는 기판을 사용하고 기판 온도 296℃, 원료 가스로서 Ni(PF3)4 를 사용하여 20sccm, 20min 의 조건에서 공급하였다. 이 때, 진공 용기 내의 압력은 3.33 × 102Pa (2.5Torr) 로 하였다. 도 18a 에, 본 실시 형태에 있어서 형성한 실리사이드층의 SEM 에 의한 단면 관측 결과를 나타낸다. 도 18a 로부터, 가스 도입구의 온도가 160℃ 인 경우, 실리사이드층이 거의 형성되어 있지 않은 것을 알 수 있다. 이는, 가스 도입구에서 원료 가스의 분해가 일어나고, 피처리 기판 상에 도련되어 있지 않은 것을 시사하고 있다.
(실시예 14)
가스 도입구 (108) 의 온도를 150℃ 로 한 것 이외에는, 참고예 3 과 동일하게 하여 실리사이드층을 형성하였다. 이 때, 기판 표면에 Ni 의 퇴적을 수반하지 않고 실리사이드층을 균일하게 형성시킬 수 있었다. 또, 이 실리사이드층을 도 18b 에 나타낸다. 상기 도 18a 와 상이하게, 실리사이드층이 형성되어 있는 것을 알 수 있다. 따라서, 도입구의 온도는 150℃ 이하로 제어할 필요가 있다.
(실시예 15)
본 실시예에서는, 원료 가스로서 Pt(PF3)4 를 사용하여 실리사이드층을 형성한 것 이외에는 실시예 1 과 동일한 조건으로 설정하였다. 또한, 360℃ 는 원 료 가스인 Pt(PF3)4 가 열분해될 수 있는 온도에 상당한다. 본 실시예에 있어서, 실시예 1 과 동일하게 평가한 바, 실리콘 상에 Pt 금속층을 퇴적시키지 않는 조건하에서 실리사이드층의 형성을 확인할 수 있었다.
또, 제 1 형성 조건에서 제 1 실리사이드층을 형성하고 (제 1 실리사이드화), 제 1 형성 조건과 비교하여 원료 공급량이 많은 제 2 형성 조건에서 연속적으로 제 2 실리사이드층을 형성한 결과 (제 2 실리사이드화), 제 1 형성 조건에서 형성한 제 1 실리사이드층의 상부에 Pt 의 함유량이 많은 제 2 실리사이드층을 형성할 수 있는 것을 확인하였다. 이 때, 제 1, 제 2 실리사이드화시의 기판 온도는 300℃, 진공 용기 내의 압력은 3.33 × 102Pa (2.5Torr) 와 동일하고, 제 1, 제 2 실리사이드화시의 원료 가스의 공급 시간을 각각 45min, 10min 으로 하였다.
또, 제 1 형성 조건에서 제 1 실리사이드층을 형성하고 (제 1 실리사이드화), 제 1 형성 조건과 비교하여 기판 습도가 낮은 제 2 형성 조건에서 연속적으로 제 2 실리사이드층을 형성한 결과 (제 2 실리사이드화), 제 1 형성 조건에서 형성한 제 1 실리사이드층의 상부에 Pt 의 함유량이 많은 제 2 실리사이드층을 형성할 수 있는 것을 확인할 수 있었다. 이 때, 제 1, 제 2 실리사이드화시의 진공 용기 내의 압력은 3.33 × 102Pa (2.5Torr), 원료 가스의 공급량은 20sccm 과 동일하고, 제 1, 제 2 실리사이드화시의 원료 가스의 공급 시간을 각각 45min, 10min 으로 하였다.
또, 제 1 형성 조건에서 제 1 실리사이드층을 형성하고 (제 1 실리사이드화 ), 제 1 형성 조건과 비교하여 진공 용기 내의 압력이 낮은 제 2 형성 조건에서 연속적으로 제 2 실리사이드층을 형성한 결과 (제 2 실리사이드화), 제 1 형성 조건에서 형성한 제 1 실리사이드층의 상부에 Pt 의 함유량이 많은 제 2 실리사이드층을 형성할 수 있는 것을 확인할 수 있었다. 이 때, 제 1, 제 2 실리사이드화시의 기판 온도는 300℃, 원료 가스의 공급량은 20sccm 으로 동일하고, 제 1, 제 2 실리사이드화시의 원료 가스의 공급 시간을 각각 45min, 10min 으로 하였다.
(실시예 16)
본 실시예에서는, 원료 가스로서 Co(PF3)6 을 사용하여 실리사이드층을 형성한 것 이외에는 실시예 1 과 동일한 조건으로 설정하였다. 또한, 360℃ 는 원료 가스인 Co(PF3)6 이 열분해될 수 있는 습도에 상당한다. 본 실시예에 있어서, 실시예 1 과 동일하게 평가한 바, 실리콘 상에 Co 금속층을 퇴적시키지 않는 조건하에서 실리사이드층을 형성할 수 있었다.
(참고예 4)
실시예 16 에 있어서, 원료 공급량, 기판 온도 및 진공 용기 내의 압력을 변화시킨 결과, 이들 조건의 변화에 의해 CoSi2, CoSi, CoSi3 의 조성·결정상을 갖는 실리사이드층을 형성할 수 있는 것을 확인할 수 있었다. 또, 실시예 1 과 동일하게 실리사이드층의 형성 프로파일을 최적화함으로써, CoSi2 상에 CoSi 의 조성·결정상을 갖는 실리사이드층을 형성할 수 있는 것을 확인할 수 있었다.
(실시예 17)
본 실시예에서는, 상기 원료 가스로서 각각 W(PF3)6, Ru(PF3)5, Ni(BF2)4, Pt(BF2)4, W(BF2)6, Ru(BF2)5, Co(BF2)6 의 원료 가스를 사용하여 실리사이드층을 형성한 것 이외에는 실시예 1 과 동일한 조건으로 설정하였다. 또한, 360℃ 는 이들 원료 가스가 열분해될 수 있는 온도에 상당한다. 본 실시예에 있어서, 실시예 1 과 동일한 평가를 실시한 바, 실리콘 상에 각각 W, Ru, Ni, Pt, Co 의 금속층을 퇴적시키지 않는 조건하에서 실리사이드층을 형성할 수 있는 것을 확인할 수 있었다.
또, 실시예 1 과 동일하게 실리사이드층의 형성 프로파일을 최적화함으로써, 실리사이드층의 금속 함유량이 상부에서 많아지는 적층 구조를 갖는 실리사이드층을 형성할 수 있는 것을 확인하였다.
(참고예 5)
본 실시 형태는, 원료 가스로서 C 를 포함하는 CpAllylPt (cyclopentadienylallyl-platinum) 를 사용하여 실리사이드층을 형성한 것 이외에는 실시예 3 과 동일한 조건으로 설정하였다. 도 19a 및 도 19b 에, 본 실시 형태에 있어서 형성한 실리사이드층의 SEM 에 의한 단면 관측 결과와, XPS 에 의한 조성 분석 결과를 나타낸다. 피처리 기판은 실리콘 기판으로 하였다.
도 19a 및 도 19b 로부터, 실리사이드층의 형성은 국소적으로밖에 진행되지 않고, 기판 상에 금속 Pt 층이 형성된다. XPS 에 의한 조성 분석으로부터 금속 Pt 층에 C 가 많이 포함되어 있는 것을 알 수 있다. 이런 점에서, 원료 가스를 구성하는 C 가 기판 표면에 흡착되어 실리사이드화를 저해하고 있는 것이 나타내어진다. 따라서, 원료 가스의 구성 원소로서 C 가 포함되지 않는 것이 바람직한 것을 알 수 있다.
이상 설명한 바와 같이, 본 발명의 금속 화합물층의 형성 방법에서는, 금속 화합물층을 형성하는 영역 상 (폴리실리콘 영역 상 등) 에 금속막을 퇴적시킨 후, 어닐 처리를 실시한다는 공정을 거치지 않고, 1 단계의 공정에서 금속 화합물층의 형성이 가능해진다. 이 때문에, 공정 수를 삭감할 수 있다.
또, 본 발명에 의하면, 금속 화합물층으로서 실리사이드층을 형성하는 경우에는, Si 리치한 조성·결정상을 갖는 실리사이드층의 형성 온도를 낮출 수 있다. 이 때문에, 소스/드레인 영역 상의 실리사이드층 등 소자의 구성 부분에 과도한 무부하가 가해지지 않도록 할 수 있다.
또한 본 발명에 의하면, 금속 화합물층의 조성·결정상 및 형성 레이트가 기판의 불순물의 종류·농도에 영향을 받지 않아, 원하는 조성의 금속 화합물층을 형성할 수 있다. 원료 분해 과정에 있어서의 소자에 대한 데미지나, 원료 가스에서 기인한 기판에 대한 데미지를 수반하지 않고, 대면적이며 균일한 금속 화합물층을 형성할 수 있다. 나아가서는, 양호한 피복성, 주회 특성을 갖는 3 차원적인 구조나 애스펙트비가 높은 트렌치 구조에 대한 금속 화합물층의 형성에 적합하다.
또, 본 발명의 금속 화합물층의 형성 장치에 있어서는, 원료 공급계에 있어서의 원료의 분해를 억제할 수 있기 때문에, 금속 화합물층의 형성의 제어성이나 장치의 메인테넌스성을 개선할 수 있게 된다.
산업상이용가능성
본 발명의 금속 화합물층의 형성 방법 및 반도체 장치의 제조 방법 및 장치는, 반도체 장치 등의 전극이나 배리어층, 캡층 등의 제조에 적용된다.
Claims (28)
- 용기 내에, 표면에 실리콘, 게르마늄 및 실리콘게르마늄 중 어느 하나의 반도체 재료가 노출된 기판을 준비하는 공정과,상기 용기 내에, 상기 기판 표면으로부터 노출된 반도체 재료와 금속 화합물을 형성할 수 있는 금속을 함유하는 원료 가스를 공급하고, 상기 기판을 상기 원료 가스가 열분해될 수 있는 온도로 가열하고, 상기 기판 상에 상기 금속의 층이 퇴적되지 않는 조건하에서 상기 금속과 상기 반도체 재료를 반응시켜 금속 화합물층을 형성하는 금속 화합물층 형성 공정을 갖는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정이, 제 1 금속 화합물층을 형성하는 제 1 형성 공정과, 상기 제 1 형성 공정보다 상기 원료 가스의 공급 속도가 큰 조건에서 원료 가스를 공급함으로써 상기 제 1 금속 화합물층 상에 제 2 금속 화합물층을 형성하는 제 2 형성 공정을 갖는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정이, 제 1 금속 화합물층을 형성하는 제 1 형성 공정과, 상기 제 1 형성 공정보다 상기 기판의 온도를 낮춤으로써 상기 제 1 금속 화합물층 상에 제 2 금속 화합물층을 형성하는 제 2 형성 공정을 갖는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정이, 제 1 금속 화합물층을 형성하는 제 1 형성 공정과, 상기 제 1 형성 공정보다 상기 용기 내의 압력을 낮춤으로써 상기 제 1 금속 화합물층 상에 제 2 금속 화합물층을 형성하는 제 2 형성 공정을 갖는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정이, 제 1 금속 화합물층을 형성하는 제 1 형성 공정과, 상기 제 1 형성 공정보다 상기 원료 가스 중의 금속 함유량을 많게 함으로써 상기 제 1 금속 화합물층 상에 제 2 금속 화합물층을 형성하는 제 2 형성 공정을 갖는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Ni(PF3)4 또는 Ni(BF2)4 이며, 상기 기판을, 상기 원료 가스가 열분해될 수 있는 온도로서 150 ∼ 600℃ 로 가열하는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Ni(PF3)4 또는 Ni(BF2)4, 상기 용기 내의 압력이 1.33 × 104Pa (100Torr) 이하인 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Ni(PF3)4 또는 Ni(BF2)4, 상기 용기 내의 압력이 1.33 × 103Pa (10Torr) 이하인 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 금속이, Ni, Pt, Co, W 및 Ru 로 이루어지는 군에서 선택되는 적어도 1 종의 금속인 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 원료 가스 중에 C 를 포함하지 않는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 원료 가스가, Ni(PF3)4, Ni(BF2)4, Pt(PF3)4, Pt(BF2)4, Co(PF3)6, Co(BF2)6, W(PF3)6, W(BF2)6, Ru(PF3)5 및 Ru(BF2)5 로 이루어지는 군에서 선택되는 적어도 1 종의 가스를 포함하는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Ni(PF3)4 또는 Ni(BF2)4 이며, 상기 금속 화합물층으로서 NiSi2 결정상을 갖는 실리사이드층을 형성하는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Ni(PF3)4 또는 Ni(BF2)4 이며, 상기 기판을, 상기 원료 가스가 열분해될 수 있는 온도로서 150 ∼ 600℃ 로 가열하여, 상기 금속 화합물층으로서 NiSi2 결정상을 갖는 실리사이드층을 형성하는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Ni(PF3)4 또는 Ni(BF2)4, 상기 용기 내의 압력이 1.33 × 10-2 ∼ 1.33 × 104Pa (1 × 10-4 ∼ 100Torr) 이며, 상기 금속 화합물층으로서 NiSi2 결정상을 갖는 실리사이드층을 형성하는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Ni(PF3)4 또는 Ni(BF2)4 이며, 상기 금속 화합물층으로서 NiSi 결정상을 갖는 실리사이드층을 형성하는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Ni(PF3)4 또는 Ni(BF2)4 이며, 상기 기판을, 상기 원료 가스가 열분해될 수 있는 온도로서 250 ∼ 600℃ 로 가열하여, 상기 금속 화합물층으로서 NiSi 결정상을 갖는 실리사이드층을 형성하는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Ni(PF3)4 또는 Ni(BF2)4, 상기 용기 내의 압력이 1.33 × 10-2 ∼ 1.06 × 104 (1 × 10-4 ∼ 80Torr) 이며, 상기 금속 화합물층으로서 NiSi 결정상을 갖는 실리사이드층을 형성하는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Ni(PF3)4 또는 Ni(BF2)4 이며, 상기 금속 화합물층으로서 Ni3Si 결정상을 갖는 실리사이드층을 형성하는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Ni(PF3)4 또는 Ni(BF2)4 이며, 상기 기판을, 상기 원료 가스가 열분해될 수 있는 도도로서 250 ∼ 500℃ 로 가열하여, 상기 금속 화합물층으로서 Ni3Si 결정상을 갖는 실리사이드층을 형성하는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Ni(PF3)4 또는 Ni(BF2)4, 상기 용기 내의 압력이 1.33 × 10-2 ∼ 1.33 × 103Pa (1 × 10-4 ∼ 10Torr) 이며, 상기 금속 화합물층으로서 Ni3Si 결정상을 갖는 실리사이드층을 형성하는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 원료 가스가 Ni(PF3)4 또는 Ni(BF2)4 이며, 상기 금속 화합물층 형성 공정이, NiSi2 결정상을 갖는 제 1 실리사이드층을 형성하는 제 1 실리사이드화 공정과, 상기 제 1 실리사이드층 상에, NiSi 결정상 및 Ni3Si 결정상 중 적어도 일방의 결정상을 갖는 제 2 실리사이드층을 형성하는 제 2 실리사이드화 공정을 갖는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Co(PF3)6 또는 Co(BF2)6 이며, 상기 금속 화합물층으로서 CoSi2 결정상을 갖는 실리사이드층을 형성하는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Co(PF3)6 또는 Co(BF2)6 이며, 상기 금속 화합물층으로서 CoSi 결정상을 갖는 실리사이드층을 형성하는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 금속 화합물층 형성 공정에 있어서, 상기 원료 가스가 Co(PF3)6 또는 Co(BF2)6 이며, 상기 금속 화합물층으로서 Co3Si 결정상을 갖는 실리사이드층을 형성하는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 제 1 항에 있어서,상기 원료 가스가 Co(PF3)6 또는 Co(BF2)6 이며, 상기 금속 화합물층 형성 공정이, CoSi2 결정상을 갖는 제 1 실리사이드층을 형성하는 제 1 실리사이드화 공정과, 상기 제 1 실리사이드층 상에, Co3Si 결정상을 갖는 제 2 실리사이드층을 형성하는 제 2 실리사이드화 공정을 갖는 것을 특징으로 하는 금속 화합물층의 형성 방법.
- 표면에 실리콘, 게르마늄 및 실리콘게르마늄 중 어느 하나로 이루어지는 반 도체 재료가 노출된 기판을 준비하는 공정과, 상기 기판 상에 게이트 절연막 및 게이트 패턴을 형성하는 형성 공정과, 상기 기판 내의, 상기 게이트 패턴을 사이에 둔 양측에 소스/드레인 영역을 형성하는 공정과, 실리콘, 게르마늄 또는 실리콘게르마늄과 금속 화합물을 형성할 수 있는 제 1 금속을 함유하는 제 1 원료 가스를 공급하고, 상기 기판을 상기 제 1 원료 가스가 열분해될 수 있는 온도로 가열하고, 상기 기판 상에 상기 제 1 금속의 층이 퇴적되지 않는 조건하에서 상기 제 1 금속과 상기 반도체 재료를 반응시켜, 상기 소스/드레인 영역 상에 금속 화합물층을 형성하는 공정과, 상기 게이트 패턴을 게이트 전극으로 하는 게이트 전극 형성 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 26 항에 있어서,상기 형성 공정에 있어서, 상기 반도체 재료로 이루어지는 게이트 패턴을 형성하고, 상기 게이트 전극 형성 공정이, 상기 반도체 재료와 금속 화합물을 형성할 수 있는 제 2 금속을 함유하는 제 2 원료 가스를 공급하고, 상기 기판을 상기 제 2 원료 가스가 열분해될 수 있는 온도로 가열하고, 상기 게이트 패턴 상에 상기 제 2 금속의 층이 퇴적되지 않는 조건하에서 상기 제 2 금속과 상기 반도체 재료를 반응시켜, 상기 게이트 패턴을 금속 화합물로 이루어지는 게이트 전극으로 하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 용기와, 상기 용기 내에 기판을 유지 가능하게 형성된 기판 유지대와, 상기 기판 유지대의 온도를 가열 가능한 제 1 히터와, 원료 가스 도입구를 개재하여 상기 용기에 접속되어, 원료 가스의 공급이 가능한 원료 가스 공급부와, 상기 원료 가스 도입구의 온도를 가열 가능한 제 2 히터와, 상기 용기 내의 압력을 조절 가능한 컨덕턴스 밸브와, 상기 용기 내에 유지된 기판 상에, 상기 원료 가스 중에 함유되는 금속의 층이 퇴적되지 않도록 상기 기판 유지대의 온도, 상기 원료 가스 도입구의 온도, 원료 가스 공급량, 및 상기 용기 내의 압력을 제어하는 제어부를 구비하는 것을 특징으로 하는 금속 화합물층의 형성 장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006145519 | 2006-05-25 | ||
JPJP-P-2006-145519 | 2006-05-25 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20090009938A true KR20090009938A (ko) | 2009-01-23 |
Family
ID=38778562
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020087029477A KR20090009938A (ko) | 2006-05-25 | 2007-05-21 | 금속 화합물층의 형성 방법, 반도체 장치의 제조 방법 및 금속 화합물층의 형성 장치 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7968463B2 (ko) |
JP (1) | JP5280843B2 (ko) |
KR (1) | KR20090009938A (ko) |
WO (1) | WO2007139041A1 (ko) |
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- 2007-05-21 US US12/227,714 patent/US7968463B2/en active Active
- 2007-05-21 JP JP2008517919A patent/JP5280843B2/ja not_active Expired - Fee Related
- 2007-05-21 KR KR1020087029477A patent/KR20090009938A/ko not_active Application Discontinuation
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Also Published As
Publication number | Publication date |
---|---|
US20090170252A1 (en) | 2009-07-02 |
US7968463B2 (en) | 2011-06-28 |
WO2007139041A1 (ja) | 2007-12-06 |
JP5280843B2 (ja) | 2013-09-04 |
JPWO2007139041A1 (ja) | 2009-10-08 |
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A201 | Request for examination | ||
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