JP2006157264A - 高周波スイッチ回路装置 - Google Patents

高周波スイッチ回路装置 Download PDF

Info

Publication number
JP2006157264A
JP2006157264A JP2004342439A JP2004342439A JP2006157264A JP 2006157264 A JP2006157264 A JP 2006157264A JP 2004342439 A JP2004342439 A JP 2004342439A JP 2004342439 A JP2004342439 A JP 2004342439A JP 2006157264 A JP2006157264 A JP 2006157264A
Authority
JP
Japan
Prior art keywords
field effect
effect transistor
circuit device
switch circuit
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004342439A
Other languages
English (en)
Other versions
JP4298636B2 (ja
Inventor
Eiji Yasuda
英司 安田
Tadayoshi Nakatsuka
忠良 中塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004342439A priority Critical patent/JP4298636B2/ja
Priority to US11/285,152 priority patent/US7265604B2/en
Publication of JP2006157264A publication Critical patent/JP2006157264A/ja
Application granted granted Critical
Publication of JP4298636B2 publication Critical patent/JP4298636B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

Landscapes

  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 製造プロセスの変更や保護ダイオードの追加なしに、高周波スイッチ回路装置に含まれるシャント回路の容量素子のサージ耐量を向上させる。
【解決手段】 高周波成分の分流回路（シャント回路）において、直列接続された複数段（例えば、２段）の容量素子（Ｃ１１とＣ１２、Ｃ２１とＣ２２）を使用する。サージ電圧が印加された場合に、各容量素子が負担すべき電圧は、その接続段数分に反比例して減少する。結果的に、サージに対する容量素子の耐性が向上する。直列接続された容量素子は、化合物半導体素子の通常の製造プロセスを用いて製造でき、また、本発明の構造であれば、特別に保護ダイオードを設けるといった必要がない。容量の共通化やデバイス構造の工夫によって、さらなるコンパクト化等を図ることもできる。
【選択図】 図１

Description

本発明は、高周波スイッチ回路装置に関し、特に、高周波スイッチ回路装置のサージに対する耐性を向上する技術に関する。
携帯電話等の移動通信端末では、通信時にＧＨｚ帯の電波を使用するが、その際アンテナの切換え回路や送受信切換え回路などに、高周波での周波数特性の優れたガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（ＦＥＴ）をスイッチング素子として使用する。
図８は、スイッチング素子としてＧａＡｓＦＥＴを用いて構成された高周波用ＳＰＤＴ(Single-Pole Double-Throw)スイッチの構成を示す回路図である。
高周波用ＳＰＤＴスイッチは、入力された高周波信号の出力経路を、選択的に切換える機能をもつ。図示されるように、入力側には、第１信号端子ＲＦ１が配置され、また出力側には、第２信号端子ＲＦ２と第３信号端子ＲＦ３とが配置されており、ＲＦ１から入力された高周波信号が、ＲＦ２、及びＲＦ３のいずれか一方に出力される（なお、スイッチの入出力を逆にしても良い）。
第１信号端子（ＲＦ１）と第２信号端子（ＲＦ２）との間には、高周波信号経路のスイッチングを行うスイッチ回路である第１電界効果トランジスタ段ＦＥＴ１が設けられている。また、同様に、第１信号端子（ＲＦ１）と第２信号端子（ＲＦ３）との間には、第２電界効果トランジスタ段ＦＥＴ２が設けられている（以下、電界効果トランジスタ段は、電界効果トランジスタをスイッチング素子として用いたスイッチ回路を意味するものとする）。
これらは制御信号入力ＣＴＬ１、及びＣＴＬ２により双方の電界効果トランジスタ段がオン・オフ制御されることにより、信号端子ＲＦ１は、ＲＦ２、及びＲＦ３のいずれか一方に電気的に接続される。
一方、オフ状態の場合、オフ状態のＦＥＴは容量成分（コンデンサ）に等価であり、ＲＦ１-ＲＦ２間がオン状態、ＲＦ１-ＲＦ３間がオフ状態とすると、ＲＦ１からの高周波信号がスイッチングＦＥＴ２のオフ時の等価的な容量成分を介してＲＦ３の側に漏れ出してくる。これをオン状態にあるＦＥＴで接地（ＧＮＤ）に引き込む為、第３信号端子ＲＦ３と接地端子ＧＮＤとの間には、第４電界効果トランジスタ段ＦＥＴ４とＤＣカット用の容量素子Ｃ１を、また同様に、第２信号端子ＲＦ２と接地端子ＧＮＤとの間には、第３電界効果トランジスタ段ＦＥＴ３とＤＣカット用の容量素子Ｃ２をそれぞれ配置し、シャント回路１、２を形成している。
このシャント回路１，２は、交流的に経路を短絡させ、不要な高周波成分を高周波グランド（接地電位）に逃がす働きをする。これにより、高周波スイッチ回路装置における、双方の接点（ＲＦ２，ＲＦ３）間のアイソレーション特性を良好に保っている。
上記の高周波用ＳＰＤＴスイッチのように、シャント回路を含む高周波スイッチ回路装置では、必ず容量素子が存在する。この容量素子は、外付け部品削減という観点から単一のＧａＡｓチップに作製され、ＭＭＩＣとして集積されることが望ましい。
しかし、このＧａＡｓ基板上に作製されたＭＩＭ（Metal Insulator Metal）容量では、上部電極と下部電極の間の絶縁膜の厚さが非常に薄い為、容量素子が高周波スイッチ回路内で最も静電破壊電圧が低いことが多く、取り扱いには細心の注意が必要であった。すなわち、最も低い静電破壊電圧を有する素子が高周波スイッチ装置全体の静電破壊電圧に支配的となるため、高周波スイッチ回路装置のサージに対する耐性を向上させるためには、容量素子の静電破壊電圧を向上させることが重要となる。
上記のような容量素子の静電破壊電圧を向上する為の最も簡単な方法は、容量素子に高誘電材料を使用し、上部電極と下部電極の間隔を広くして容量素子の静電耐圧を向上させる方法、または静電破壊電圧の低い素子、この場合、容量素子に保護素子を並列に接続することにより高周波スイッチ回路装置全体としてサージによる耐性を向上する方法がある。
例えば、容量素子に高誘電材料を使用する方法は、下記の特許文献１に記載されている。また、静電破壊電圧の低い素子に保護素子を並列に接続する方法は、下記の特許文献２に開示されている。
特開平１０−３３５５８２ 特開２００３−１００８９３
しかしながら、上記のような方法では、以下に示す問題が発生する場合がある。
高誘電材料を使用した容量素子をＭＭＩＣ（Monolithic Microwave IC）内に作製する場合、構成作製プロセスが複雑となり、容量素子形成のためのマスク枚数の増加及び全工程数が増加する。
また、工程数を増やすことなく作成しようとした場合、この高誘電体材料が層間絶縁膜としても構成されるため、層間絶縁膜としての機能の問題、すなわち寄生成分の増加が問題となる場合がある。
他方、保護素子として保護ダイオードを被保護素子に並列に付加することで静電破壊電圧を向上させる方法では、ＧａＡｓ基板上に保護ダイオードとなる素子、すなわち、静電破壊耐圧電圧の高いダイオードを作製することは、実際には困難であり、製造プロセスが複雑化する。更に、保護ダイオードを接続することは、寄生容量の付加に繋がり、高周波特性の劣化を招く原因となる場合がある。
本発明は、このような考察に基づいてなされたものであり、その目的は、製造プロセスの工程変更や工程の追加を行うことなく、高周波スイッチ回路装置全体としてのサージに対する耐性を向上することができる高周波スイッチ回路装置を提供することである。
本発明の高周波スイッチ回路装置は、高周波信号を入力する入力端子と、入力された前記高周波信号を出力する出力端子と、前記入力端子および出力端子の間に接続された第１の電界効果トランジスタと、前記第１の電界効果トランジスタが非導通状態の際に導通状態となるように、前記入力端子にドレインが接続された第２の電界効果トランジスタとを有し、前記第２の電界効果トランジスタのソースと接地端子との間に、直列に２段接続された容量素子を具備している。
この構成により、高周波成分の分流回路（シャント回路）の構成要素である容量素子（直流カット容量としても機能する）を直列に、少なくとも２段接続することによって、サージ電圧が印加された場合に、各容量素子が負担すべき電圧が、その接続段数分に反比例して減少する。例えば、２段の容量素子を直列に接続した場合には、従来のように１段の容量素子を使用している場合と比較して、容量素子１段に印加される電圧が約半分となる。これにより、高周波スイッチ回路全体としてのサージに対する耐性を約２倍に向上することができる。直列接続された容量素子は、化合物半導体素子の通常の製造プロセスを用いて製造でき、また、本発明の構造であれば、特別に保護ダイオードを設けるといった必要がない。よって、製造プロセスの工程変更や工程の追加を行うことなく、高周波スイッチ回路装置全体としてのサージに対する耐性を、効率的に向上することができる。
また、本発明の高周波スイッチ回路装置は、第１乃至第３の入出力端子と、前記第１の入出力端子と第２の入出力端子とを結ぶ第１の信号経路に介在する第１の電界効果トランジスタと、前記第１の入出力端子と第３の入出力端子を結ぶ第２の信号経路に介在する第２の電界効果トランジスタと、前記第１の電界効果トランジスタと前記第２の入出力端子との間の信号経路にドレインが接続され、前記第１の電界効果トランジスタがオフ状態のときにオンする第３の電界効果トランジスタと、前記第１の電界効果トランジスタと前記第３の入出力端子との間の信号経路にドレインが接続され、前記第２の電界効果トランジスタがオフ状態のときにオンする第４の電界効果トランジスタと、前記第２の電界効果トランジスタのソースと接地電位との間に直列に接続された第１および第２の容量素子と、前記第４の電界効果トランジスタのソースと接地電位との間に直列に接続された第３および第４の容量素子と、を有する。
入力された高周波信号を、第１および第２の信号経路に選択的に出力することができる高周波スイッチ回路装置において、第１の信号経路には、第３の電界効果トランジスタと第１および第２の容量素子とによって構成されるシャント回路を接続し、同様に、第２の信号経路には、第４の電界効果トランジスタと第３および第４の容量素子とによって構成されるシャント回路を接続するものである。信号経路毎に、２段の容量素子を含むシャント回路を接続することにより、すべての信号経路に関して、容量素子の静電破壊耐量が向上し、容量素子をＭＭＩＣに集積した場合の弱点が補強される。
また、本発明の高周波スイッチ回路装置は、前記第２および第４の電界効果トランジスタのソース同士を接続する接続点を有し、前記第１および第２の容量素子と前記第３および第４の容量素子は共通である。
すなわち、第１乃至第３の入出力端子と、前記第１の入出力端子と第２の入出力端子とを結ぶ第１の信号経路に介在する第１の電界効果トランジスタと、前記第１の入出力端子と第３の入出力端子を結ぶ第２の信号経路に介在する第２の電界効果トランジスタと、前記第１の電界効果トランジスタと前記第２の入出力端子との間の信号経路にドレインが接続され、前記第１の電界効果トランジスタがオフ状態のときにオンする第３の電界効果トランジスタと、前記第１の電界効果トランジスタと前記第３の入出力端子との間の信号経路にドレインが接続され、前記第２の電界効果トランジスタがオフ状態のときにオンする第４の電界効果トランジスタと、前記第２および第４の電界効果トランジスタのソース同士が接続された共通接続点と接地電位との間に直列に接続された第１および第２の容量素子とを有する。
第１および第２の信号経路用のシャント回路を構成するために、第１および第２の容量素子を共通に使用するものである。これにより、容量素子の素子数を低減することができ、ＭＭＩＣ化した場合の容量素子の専有面積を減少させることができる。集積回路において、容量素子は占有面積が大きくなりがちであり、チップサイズの小型化を妨げる一因となるため、容量素子の数を減らすメリットは大きい。
また、本発明の高周波スイッチ回路装置は、請求項１乃至３のいずれかに記載の高周波スイッチ回路装置であって、前記容量素子または前記第１および第２の容量素子は、半導体基板上に作成された下部電極と、前記下部電極上に形成された誘電体層を介して前記誘電体層上に離間して形成された第１および第２の上部電極とで構成されたＭＩＭ（Metal Insulator Metal）キャパシタで構成され、前記第２の電界効果トランジスタのソースが第１の上部電極に接続されるとともに、前記第２の上部電極が、前記接地端子に接続され、前記第１の上部電極と前記下部電極との間に形成される１段の容量素子と、前記下部電極と前記第２の上部電極との間に形成される１段の容量素子とで、２段直列の容量素子を構成している。
レイアウトの変更のみで化合物半導体ＩＣの通常の製造プロセス技術を用いて、無理なく、効率的にＭＭＩＣ化された容量素子を製造することができる。共通下部電極は、２段の容量素子に共通に利用され、この共通下部電極に関しては、引き出しコンタクト部が不要であり、その分だけ専有面積の減少を図ることができる。
また、本発明の高周波スイッチ回路装置は、第１乃至第３の入出力端子と、前記第１の入出力端子と第２の入出力端子とを結ぶ第１の信号経路に介在する第１の電界効果トランジスタと、前記第１の入出力端子と第３の入出力端子を結ぶ第２の信号経路に介在する第２の電界効果トランジスタと、前記第１の電界効果トランジスタと前記第２の入出力端子との間の信号経路にドレインが接続され、前記第１の電界効果トランジスタがオフ状態のときにオンする第３の電界効果トランジスタと、前記第１の電界効果トランジスタと前記第３の入出力端子との間の信号経路にドレインが接続され、前記第２の電界効果トランジスタがオフ状態のときにオンする第４の電界効果トランジスタと、前記第２の電界効果トランジスタのソースに一端が接続された第１の容量素子と、前記第４の電界効果トランジスタのソースに一端が接続された第２の容量素子と、前記第１および第２の容量素子の他端同士の共通接続点と接地電位との間に接続された第３の容量素子と、を有する。
第３の容量素子を共通に用いて、第１および第２の信号経路についてのシャント回路を構成するものである。一部の容量素子を共通化している分、容量素子の占有面積を削減することができる。また、信号経路の数が増えた場合を想定すると、オフ状態の信号経路に接続されるシャント回路中の、シャント用電界効果トランジスタ側の容量素子の一端同士が共通に接続される共通接続点と、接地電位との間には、第３の容量素子１段しか存在せず、２段の容量素子が介在する場合（２段の容量素子を、すべての信号経路に関して共通化した場合）に比べて、上記の共通接続点と接地電位間のインピーダンスが低い。したがって、シャント経路を介して、不要な高周波信号成分を効果的に接地電位に逃がすことができる。その結果、一つのシャント経路から接地電位に向けて流れる高周波信号成分が、接地電位に吸収されずに、他のオフ信号経路についてのシャント回路に回り込むような事態が防止され、したがって、オフしている信号経路（についての各シャント回路）間のアイソレーションが低下することが防止される。
また、本発明の高周波スイッチ回路装置は、前記第１乃至第３の容量素子は、半導体基板上に形成されたＭＩＭ（Metal Insulator Metal）キャパシタで構成され、このＭＩＭキャパシタは、前記半導体基板上に形成された共通下部電極と、この共通下部電極上に形成された誘電体層と、この誘電体層上で互いに離間して形成された第１の上部電極乃至第３の上部電極と、を具備すると共に、前記第１および第２の上部電極の各々に電界効果トランジスタのソースの各々が接続され、また、前記第３の上部電極が接地電位に接続された構造を有し、前記共通下部電極と前記誘電体層と前記第１の上部電極とによって前記第１の容量素子が形成され、前記共通下部電極と前記誘電体層と前記第２の上部電極とによって前記第２の容量素子が形成され、前記共通下部電極と前記誘電体層と前記第３の上部電極とによって前記第３の容量素子が形成される。
化合物半導体ＩＣの通常の製造プロセス技術を用いて、効率的にＭＭＩＣ化された容量素子を製造することができる。共通下部電極は、２段の容量素子に共通に利用され、この共通下部電極に関しては、引き出しコンタクト部が不要であり、その分だけ専有面積の減少を図ることができる。
本発明の高周波回路装置の他の態様では、前記第１乃至第３の容量素子は、ＭＩＭキャパシタで構成され、この半導体基板上に形成されたＭＩＭ（Metal Insulator Metal）キャパシタで構成され、このＭＩＭキャパシタは、前記半導体基板上に形成された第１のキャパシタ電極と、この第１のキャパシタ電極上に設けられた第１の誘電体層と、この第１の誘電体層上に設けられた第２の共通キャパシタ電極と、この第２の共通キャパシタ電極上に形成された第２の誘電体層と、この第２の誘電体層上で互いに離間して形成された第３および第４のキャパシタ電極と、を具備すると共に、前記第３および第４のキャパシタ電極の各々に電界効果トランジスタのソースの各々が接続され、また、前記第１のキャパシタ電極が接地電位に接続された構造を有し、前記第３および第４のキャパシタ電極と前記第２の誘電体層と前記第２の共通キャパシタ電極とによって前記第１および第２の容量素子が形成され、前記第１のキャパシタ電極と前記第１の誘電体層と前記第２の共通キャパシタ電極とによって前記第３の容量素子が形成される。
多層配線技術を用いて、シャント回路に必要な容量素子を、効率的に、かつ、コンパクトに形成するものである。第２の共通キャパシタ電極は、第３および第４のキャパシタ電極の下部電極として機能すると共に、第１のキャパシタ電極の上部電極としても機能する。第２の共通キャパシタ電極については、引き出しコンタクトが不要であり、容量素子の小型化が可能である。また、最下層の第１のキャパシタ電極と第２の共通キャパシタ電極の対向面積を広く取ることができ、第３の容量素子の容量を大きくすることできる。したがって、オフ状態の信号経路に接続されるシャント回路中の、シャント用電界効果トランジスタ側の容量素子の一端同士が共通に接続される共通接続点と、接地電位との間のインピーダンスをさらに小さくすることができる。その結果、一つのシャント経路から接地電位に向けて流れる高周波信号成分が、接地電位に吸収されずに、他のオフ信号経路についてのシャント回路に回り込むような事態がより効果的に防止され、オフしている信号経路（についての各シャント回路）間のアイソレーションの低下防止効果が高まる。
また、本発明の高周波スイッチ回路装置の他の態様では、前記半導体基板にビアホールが形成され、かつ、そのビアホールの内表面を覆う、接地電位に接続された接地電極が形成され、その接地電極と前記第１のキャパシタ電極とが前記ビアホールを介して接続される。
ビアホールを介して、第１のキャパシタ電極を接地電位に接続する方法を採用することによって、ボンディングワイヤ等に起因するインダクタンス成分が付加されるおそれがなくなり、交流インピーダンスをさらに低下することができる。よって、オフしている信号経路（についての各シャント回路）間のアイソレーションの低下防止効果が、さらに高まる。
また、本発明の高周波スイッチ回路装置の他の態様では、この高周波スイッチ回路装置は、任意の数の入出力端子を有する、ｍＰｎＴ(ｍ-Pole ｎ-Throw：ｍ，ｎは正の整数)スイッチ回路装置である。
本発明の高周波スイッチ回路装置は、拡張性に富んでおり、入出力端子数が増えた場合にも容易に対応することができる。
また、本発明の高周波スイッチ回路装置は、各信号経路に介在する前記電界効果トランジスタとして、直列接続された複数の電界効果トランジスタを使用する。
オフ状態の信号経路の交流インピーダンスを高めるために、複数の電界効果トランジスタを縦列接続して使用することもできる。
また、本発明の高周波スイッチ回路装置の他の態様では、各信号経路に介在する前記電界効果トランジスタとして、マルチゲート電界効果トランジスタを使用する。
複数の電界効果トランジスタを使用する代わりに、マルチゲート電界効果トランジスタを使用することも可能である。
また、本発明の高周波スイッチ回路装置の他の態様では、前記電界効果トランジスタのソースとドレインは対称である。
スイッチ素子として電界効果トランジスタでは、電位関係が変化してソースとドレインが入れ替わる場合があるため、念のため明確化したものである。
また、本発明の携帯通信端末装置は、高周波スイッチ回路装置を搭載した携帯通信端末装置である。
携帯電話端末に代表される携帯通信端末装置では、アナログフロントエンドのデュプレクサとして、あるいは、アンテナダイバーシティのためのアンテナ切換え用スイッチ等として、高周波スイッチ回路装置が使用される。本発明の高周波スイッチ回路装置は、ＭＭＩＣ化に適し、小型でかつ高いサージ耐性をもつ。よって、小型軽量化が進展し、種々の環境下で使用される携帯通信端末にも、問題なく、安心して搭載することができる。
本発明によれば、高周波成分の分流経路（シャント経路）の構成要素である容量素子を直列に、少なくとも２段接続することによって、サージ電圧が印加された場合に、各容量素子が負担すべき電圧が、その接続段数に反比例して減少し、結果的に、容量素子のサージ耐性を、その接続段数に比例して増大させることができる。
容量素子がＭＭＩＣとして集積化されている場合には、絶縁膜が薄いために静電破壊耐量が低いが、本発明によれば、製造プロセスの変更なく、かつ、余分な保護素子の付加なく、静電破壊耐量を効果的に増大させることができる。これにより、高周波スイッチ回路装置の信頼性が向上する。
また、シャント回路に使用される容量素子の共通化を図ることによって、素子数が減り、ＭＭＩＣ化した場合の容量素子の専有面積を減少させることができる。集積回路において、容量素子は占有面積が大きくなりがちであり、チップサイズの小型化を妨げる一因となるため、容量素子の数を減らすメリットは大きい。
また、化合物半導体ＩＣの通常の製造プロセス技術を用いて、無理なく、効率的にＭＭＩＣ化された容量素子を製造することができ、また、電極の共通化を図ることによって、、引き出しコンタクト部を不要とし、専有面積を削減することができる。
また、接地電位側の容量素子のみを共通化することによって、一つのシャント経路から接地電位に向けて流れる高周波信号成分が、接地電位に吸収されずに、他のオフ信号経路についてのシャント回路に回り込むような事態がより効果的に防止され、オフしている信号経路（についての各シャント回路）間のアイソレーションの低下防止効果が高まる。
また、多層配線技術を用いることによって、シャント回路に必要な容量素子を、効率的に、かつ、コンパクトに形成することができる。
また、ビアホールを介して、キャパシタ電極を接地電位に接続する構造を採用することによって、ボンディングワイヤ等に起因するインダクタンス成分が付加されるおそれがなくなり、交流インピーダンスをさらに低下させることができ、よって、オフしている信号経路（についての各シャント回路）間のアイソレーションの低下防止効果を、さらに高めることができる。
本発明の高周波スイッチ回路装置は、ＭＭＩＣ化に適し、小型でかつ高いサージ耐性をもつ。よって、小型軽量化が進展し、種々の環境下で使用される携帯通信端末にも、問題なく、安心して搭載することができる。
以下、本実施の形態について、図面を参照して説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る高周波スイッチ回路装置の一例（高周波用ＳＰＤＴスイッチ）を示す回路図である。
図１において、第１信号端子ＲＦ１乃至第３信号端子ＲＦ３、第１電界効果トランジスタ段ＦＥＴ１乃至第４電界効果トランジスタ段ＦＥＴ４、制御信号入力ＣＴＬ１乃至ＣＴＬ２は、従来例と比較して、特に変わるところはない。
本実施形態では、シャント回路に含まれる電界効果トランジスタ段ＦＥＴ３と接地端子ＧＮＤとの間に接続されるＤＣカット用の容量素子を直列に容量素子Ｃ１１とＣ１２の２段を接続し、シャント回路Ｓ３を構成し、同様に、電界効果トランジスタ段ＦＥＴ４と接地端子ＧＮＤとの間に接続されるＤＣカット用の容量素子を直列に容量素子Ｃ２１とＣ２２の２段を接続し、シャント回路Ｓ４を構成している。
本実施の形態１の高周波スイッチ回路装置では、シャント回路のＤＣカットの容量素子を直列に２段に接続することで、高周波スイッチ回路装置の各端子にサージが印加された場合、図８に示す従来の構成のＤＣカットの容量素子を１段で構成している場合と比較して、容量素子１段に係る電圧を約半分にすることができる。
特に、容量素子をＭＭＩＣとして集積化し、容量素子が高周波スイッチ回路装置内で著しく静電破壊電圧が弱い場合に、本発明により高周波スイッチ回路全体としてのサージに対する耐性を約２倍にすることができる。
（実施の形態２）
図２は、本発明の実施の形態２に係る高周波スイッチ回路装置の一例（高周波用ＳＰＤＴスイッチ）の構成を示す回路図である。
図２において、第１信号端子ＲＦ１乃至第３信号端子ＲＦ３、第１電界効果トランジスタ段ＦＥＴ１乃至第４電界効果トランジスタ段ＦＥＴ４、制御信号入力ＣＴＬ１乃至ＣＴＬ２は、実施の形態１の回路と同様である。
本実施形態では、第３電界効果トランジスタ段ＦＥＴ３と第４電界効果トランジスタ段ＦＥＴ５のソースを接続する接続点を有し、この接続点と接地との間に、共通のＤＣカット用の容量素子を容量素子Ｃ３１とＣ３２の２段を接続し、シャント回路Ｓ５を構成している。
本実施の形態の高周波スイッチ回路では、実施形態１と同様に、シャント回路に含まれるＤＣカットの容量素子が直列に２段で構成されるため、容量素子が高周波スイッチ回路内で著しく静電破壊電圧が低い場合、高周波スイッチ回路全体としてのサージに対する耐性を約２倍にすることができる。
さらに、シャント回路内の容量素子を共通としているため、回路内の容量素子の数を減らし、容量素子がＭＭＩＣとして集積されている場合、容量素子の占有面積を縮小することができる。
また、本発明の第１又は第２の実施形態において、直列の２段の容量素子をＧａＡｓ基板上に作製するときの一例として図３に断面図を示す。
図３に示すように、ＧａＡｓ基板１の上に、絶縁膜、容量素子の下部電極となるキャパシタ電極Ｅ１、誘電体層Ｄ１、上部電極となるキャパシタ電極Ｅ２、Ｅ３を順次積層し、ＭＩＭキャパシタを形成している。このＭＩＭキャパシタのキャパシタ電極Ｅ２を、シャント回路を構成する電界効果トランジスタ段のソース側に、キャパシタ電極Ｅ３を接地端子に配線で接続することにより、実施の形態１、２の２段の容量素子として使用することが可能である。
この構成によれば、容量素子がＭＭＩＣとして集積されている場合、上部電極と下部電極からコンタクトでの引き出しにより、１段の容量素子を形成しているＭＩＭキャパシタを直列で２段接続する場合と比較して、複数の容量素子がある場合でも、下部電極を共通にして直列２段の容量素子を形成しているため、引き出しのコンタクト部分が必要なくなるため、それぞれの経路に接続される２段の容量素子を、更にチップ占有面積を縮小することができる。
（実施の形態３）
図４は、本発明の実施の形態３に係る高周波スイッチ回路装置（高周波用ＳＰ３Ｔ(Single-Pole Triple-Throw)スイッチ）の一例を示す回路図である。
高周波用ＳＰ３Ｔ(Single-Pole Triple-Throw)スイッチは、入力された高周波信号の出力経路を切換えるものであり、入力側には、第４信号端子ＲＦ４が配置され、また出力側には、第５信号端子ＲＦ５、第６信号端子ＲＦ６、第７信号端子ＲＦ７が配置されており、ＲＦ１から入力された高周波信号が、ＲＦ５、ＲＦ６及びＲＦ７のいずれか一方に出力される（スイッチの入出力を逆にしても良い）。
ＲＦ４とＲＦ５との間には、高周波信号経路のスイッチングを行うスイッチ素子である第５電界効果トランジスタ段ＦＥＴ５が設けられており、また、ＲＦ４とＲＦ６との間には、第６電界効果トランジスタ段ＦＥＴ６、ＲＦ４とＲＦ６との間には、第７電界効果トランジスタ段ＦＥＴ７が設けられている。
これらは第５、第６、第７制御信号入力用端子ＣＴＬ５、ＣＴＬ６、ＣＴＬ７によりそれぞれの電界効果トランジスタ段がオン・オフ制御されることにより、第４信号端子ＲＦ４は、ＲＦ５、ＲＦ６、及びＲＦ７のいずれか一方に電気的に接続される。
また、第４信号端子ＲＦ４と第５信号端子ＲＦ５がオフ状態のときに第５電界効果トランジスタ段ＦＥＴ５を介して漏れ出してくる信号をアース（ＧＮＤ）に引き込む為、第５信号端子ＲＦ５と接地端子ＧＮＤとの間には第８電界効果トランジスタ段ＦＥＴ８を、また、同様に、第６信号端子ＲＦ６と接地端子ＧＮＤとの間には、第９電界効果トランジスタ段ＦＥＴ９を、第７信号端子ＲＦ７と接地端子ＧＮＤとの間には、第１０電界効果トランジスタ段ＦＥＴ１０を、それぞれ配置するシャント回路Ｓ６を形成している。
これら電界効果トランジスタ段は、第５制御信号入力端子ＣＴＬ５乃至第１０制御信号入力端子ＣＴＬ１０によりオン・オフ制御され、ＣＴＬ５がオン状態となるときは、ＣＴＬ９、ＣＴＬ１０がオン状態となり、同様に、ＣＴＬ６がオン状態となるときは、ＣＴＬ８、ＣＴＬ１０がオン状態となり、ＣＴＬ７がオン状態となるときは、ＣＴＬ８、ＣＴＬ９がオン状態となることで双方の接点間のアイソレーション特性を良好に保っている。
また、本実施形態では、シャント回路Ｓ６は、第８電界効果トランジスタ段ＦＥＴ８乃至第１０電界効果トランジスタ段ＦＥＴ１０と接地端子ＧＮＤとの間に接続されるＤＣカットの容量素子を、第８電界効果トランジスタ段ＦＥＴ８乃至第１０電界効果トランジスタ段ＦＥＴ１０のソース電極にそれぞれ直列に１段の容量素子Ｃ４１、Ｃ４２、Ｃ４３を接続し、この容量素子Ｃ４１、Ｃ４２、Ｃ４３と接地との間に共通の容量素子Ｃ４４を直列に１段を接続している。
この構成によれば、シャント回路Ｓ６に含まれるＤＣカットの容量素子が直列に２段で構成されるため、容量素子が高周波スイッチ回路内で著しく静電破壊電圧が低い場合、高周波スイッチ回路全体としてのサージに対する耐性を約２倍に向上することができる。
さらに、実施例１の高周波スイッチ回路装置と比較して、シャント回路内の容量素子を１段共通としているため、回路内の容量素子の数を減らし、容量素子がＭＭＩＣとして集積されている場合、容量素子の占有面積を縮小することができる。
また、第８電界効果トランジスタ段ＦＥＴ８乃至第１０電界効果トランジスタ段ＦＥＴ１０に接続されるＤＣカットの直列２段の容量素子を全て共通にした場合と比べて、例えば、ＲＦ４とＲＦ５が接続される場合、オン状態となる第５電界効果トランジスタ段ＦＥＴ５、第９電界効果トランジスタ段ＦＥＴ９、及び第１０電界効果トランジスタ段ＦＥＴ１０のソース電極が直接されているのに対し、本実施形態では、オフ経路同士の接続点はオン状態の電界効果トランジスタ段（この場合、第９電界効果トランジスタ段ＦＥＴ９、及び第１０電界効果トランジスタ段ＦＥＴ１０）に接続される容量素子を１段介した点となる。
このことは、ＤＣカットの直列２段の容量素子を全て共通にした場合では、接地との間には、直列に２段容量素子があり、１段のときと比べて接地との間のインピーダンスが高くなり、不要な高周波成分が接地電位に十分に吸収されず、他のオフ状態の信号経路に漏れ込むという事態を招き易くなる。
したがって、第６信号経路ＲＦ６と第７信号経路ＲＦ７の間のアイソレーション、つまり、オフ経路間のアイソレーション劣化が生じる場合があるのに対し、本実施形態では、オフ経路の接続点と接地との間に直列に１段しか容量素子が存在しないため、接地とのインピーダンスが低くなり、高周波成分は接地電位に十分に吸収され、よって、アイソレーションの劣化を防ぐことができる。
また、本発明の第３の実施例において、直列２段の容量素子をＧａＡｓ基板上に作製する場合の一例として図５、図６、図７に断面図を示す。
図５の容量素子の断面図においては、ＧａＡｓ基板１の上に、絶縁膜、容量素子の下部電極となるキャパシタ電極Ｅ４、誘電体層Ｄ２、上部電極となるキャパシタ電極Ｅ５、Ｅ６、Ｅ７、Ｅ８を順次積層し、ＭＩＭキャパシタを形成している。
このＭＩＭキャパシタのキャパシタ電極Ｅ５を、シャント回路を構成する第８電界効果トランジスタ段ＦＥＴ８のソース側に、キャパシタ電極Ｅ６を、シャント回路を構成する第９電界効果トランジスタ段ＦＥＴ９のソース側に、キャパシタ電極Ｅ７を、シャント回路を構成する第１０電界効果トランジスタ段ＦＥＴ１０のソース側に接続し、キャパシタ電極Ｅ８を接地端子に配線で接続することにより、実施の形態３の２段の容量素子として使用することが可能である。
この構成によれば、容量素子がＭＭＩＣとして集積されている場合、上部電極と下部電極からコンタクトでの引き出しにより、１段の容量素子を形成しているＭＩＭキャパシタを直列で２段接続する場合と比較して、複数の容量素子がある場合でも、下部電極を共通にして直列２段の容量素子を形成しているため、引き出しのコンタクト部分が必要なくなるため、それぞれの経路に接続される２段の容量素子のチップ占有面積を小さく作製が可能である。
次に、図６の容量素子の断面図においては、ＧａＡｓ基板１の上に、絶縁膜、容量素子の第1キャパシタ電極Ｅ９、第１誘電体層Ｄ３、第２キャパシタ電極Ｅ１０、第２誘電体層Ｄ４、第３キャパシタ電極Ｅ１１、Ｅ１２、Ｅ１３を順次積層し、ＭＩＭＩＭキャパシタを形成している。すなわち、多層配線技術を用いて、容量素子を形成している。
このＭＩＭＩＭキャパシタのキャパシタ電極Ｅ１１を、シャント回路を構成する第８電界効果トランジスタ段ＦＥＴ８のソース側に、キャパシタ電極Ｅ１２を、シャント回路を構成する第９電界効果トランジスタ段ＦＥＴ９のソース側に、キャパシタ電極Ｅ１３を、シャント回路を構成する第１０電界効果トランジスタ段ＦＥＴ１０のソース側に接続し、キャパシタ電極Ｅ９をコンタクトにより引き出し、接地端子に配線で接続することにより、実施の形態３の２段の容量素子として使用することが可能である。
この構成によれば、複数の容量素子がある場合でも、それぞれのシャント回路の電界効果トランジスタ段に接続される直列１段の容量素子を、下部電極を共通にして形成し、その下部電極をさらに接地との間の共通の１段の容量素子の上部電極として使用し、ＭＩＭＩＭ構成にすることで、小さい占有面積で実施の形態３の高周波スイッチ回路装置の直列２段の容量素子が作製可能である。
また、接地との間の共通の１段の容量素子を、シャント回路内全体の容量素子の占有面積を変えることなく作製が可能であり、シャント回路Ｓ６のそれぞれの電界効果トランジスタ段のソース電極に接続される直列１段の容量素子に対して、面積（容量値）を２倍以上にすることができるため、シャント回路Ｓ６のオフ経路の接続点と接地とのインピーダンスを更に低くすることが容易に可能となる。
これにより、実施の形態３の高周波スイッチ回路装置の効果であるオフ経路同士のアイソレーション劣化防止を更に効果的にすることができる。
次に、図７の容量素子の断面図においては、ＧａＡｓ基板１の上に、容量素子の第1キャパシタ電極Ｅ９、第1誘電体層Ｄ３、第２キャパシタ電極Ｅ１０、第２誘電体層Ｄ４、第３キャパシタ電極Ｅ１１、Ｅ１２、Ｅ１３を順次積層し、ＭＩＭＩＭキャパシタを形成している。
このＭＩＭＩＭキャパシタのキャパシタ電極Ｅ１１を、シャント回路を構成する第８電界効果トランジスタ段ＦＥＴ８のソース側に、キャパシタ電極Ｅ１２を、シャント回路を構成する第９電界効果トランジスタ段ＦＥＴ９のソース側に、キャパシタ電極Ｅ１３を、シャント回路を構成する第１０電界効果トランジスタ段ＦＥＴ１０のソース側に接続し、キャパシタ電極Ｅ９をビアホールにより、接地端子に接続することにより、実施の形態３の直列２段の容量素子として使用することが可能である。
この構成によれば、実施の形態３の高周波スイッチ回路装置の直列２段の容量素子において、それぞれのシャント回路で共通としている接地に接続される容量素子について、接地端子との間に付加されてしまうワイヤボンディング等のインダクタンス成分をなくすことができ、接地とのインピーダンスを更に低くすることが可能である。
つまり、実施の形態３の高周波スイッチ回路装置の効果であるオフ経路同士のアイソレーション劣化防止を更に効果的にすることができる。
（その他の変形例）
（１）実施の形態１、２では、高周波スイッチ回路装置として１入力２出力スイッチ（ＳＰＤＴスイッチ）、実施の形態３では、１入力３出力スイッチ（ＳＰ３Ｔスイッチ）を構成するとしたが、高周波スイッチ回路装置の入力端子、及び出力端子の数はこれに限定されない。
高周波スイッチ回路装置が多入力多出力の場合も同様の効果を得ることができ、シャント回路ＤＣカットの容量素子を２段で構成するものは勿論、本発明に含まれる。
（２）前記実施の形態では、各高周波信号経路に設けられたスイッチ回路である電界効果トランジスタ段が、１個のＦＥＴにより構成されるとしたが、電界効果トランジスタ段の構成は、これに限らない。電界効果トランジスタ段が直列に繋がれた、複数のＦＥＴにより構成される場合、もしくはマルチゲート電界効果トランジスタの場合であっても勿論、本発明に含まれる。
（３）前記実施の形態では、各高周波信号経路に設けられたスイッチ回路である電界効果トランジスタ段のソースとドレインという別々の表現で表したが、スイッチ素子においては、ソースとドレインは対称であり、ソースとドレインを入れ替えても勿論、本発明に含まれる。
（４）上記実施の形態、及び上記変形例をそれぞれ組み合わせて実施する場合も、本発明に含まれる。
以上説明したように本発明によれば、高周波成分の分流経路（シャント経路）の構成要素である容量素子を直列に、少なくとも２段接続することによって、サージ電圧が印加された場合に、各容量素子が負担すべき電圧が、その接続段数に反比例して減少し、結果的に、容量素子のサージ耐性を、その接続段数に比例して増大させることができる。
容量素子がＭＭＩＣとして集積化されている場合には、絶縁膜が薄いために静電破壊耐量が低いが、本発明によれば、製造プロセスの変更なく、かつ、余分な保護素子の付加なく、静電破壊耐量を効果的に増大させることができる。これにより、高周波スイッチ回路装置の信頼性が向上する。
また、シャント回路に使用される容量素子の共通化を図ることによって、素子数が減り、ＭＭＩＣ化した場合の容量素子の専有面積を減少させることができる。集積回路において、容量素子は占有面積が大きくなりがちであり、チップサイズの小型化を妨げる一因となるため、容量素子の数を減らすメリットは大きい。
また、化合物半導体ＩＣの通常の製造プロセス技術を用いて、無理なく、効率的にＭＭＩＣ化された容量素子を製造することができ、また、電極の共通化を図ることによって、、引き出しコンタクト部を不要とし、専有面積を削減することができる。
また、接地電位側の容量素子のみを共通化することによって、一つのシャント経路から接地電位に向けて流れる高周波信号成分が、接地電位に吸収されずに、他のオフ信号経路についてのシャント回路に回り込むような事態がより効果的に防止され、オフしている信号経路（についての各シャント回路）間のアイソレーションの低下防止効果が高まる。
また、多層配線技術を用いることによって、シャント回路に必要な容量素子を、効率的に、かつ、コンパクトに形成することができる。
また、ビアホールを介して、キャパシタ電極を接地電位に接続する構造を採用することによって、ボンディングワイヤ等に起因するインダクタンス成分が付加されるおそれがなくなり、交流インピーダンスをさらに低下させることができ、よって、オフしている信号経路（についての各シャント回路）間のアイソレーションの低下防止効果を、さらに高めることができる。
本発明の高周波スイッチ回路装置は、ＭＭＩＣ化に適し、小型でかつ高いサージ耐性をもつ。よって、小型軽量化が進展し、種々の環境下で使用される携帯通信端末にも、問題なく、安心して搭載することができる。
本発明は、製造プロセスの変更なく、かつ、余分な保護素子の付加なく、高周波スイッチ回路装置の静電破壊耐量を効果的に増大させることができるという効果を奏し、したがって、例えば、小型軽量の携帯通信端末装置に搭載される高周波スイッチ回路装置として有用である。
本発明の第１の実施形態の高周波スイッチ回路装置（ＳＰＤＴスイッチ）の回路構成を示す回路図 本発明の第２の実施形態の高周波スイッチ回路装置（ＳＰＤＴスイッチ）の回路構成を示す回路図 図１及び図２の高周波スイッチ回路装置に含まれる容量素子の、半導体基板上における構造の一例を示す断面図 本発明の第３の実施形態の高周波スイッチ装置（ＳＰ３Ｔスイッチ）の回路構成を示す回路図 図４の高周波スイッチ回路装置に含まれる容量素子の、半導体基板上における構造の一例を示す断面図 図４の高周波スイッチ回路装置に含まれる容量素子の、半導体基板上における構造の他の例を示す断面図 図４の高周波スイッチ回路装置に含まれる容量素子の、半導体基板上における構造の他の例を示す断面図 従来の高周波スイッチ回路装置（ＳＰＤＴスイッチ）の回路構成を示す回路図
符号の説明
ＲＦ１〜ＲＦ７ 高周波信号端子
ＣＴＬ１〜ＣＴＬ１０ 制御信号
ＦＥＴ１〜ＦＥＴ１０ 電界効果トランジスタ段
Ｒ１〜Ｒ１０ 抵抗
ＧＮＤ ＧＮＤ端子
Ｃ１〜Ｃ２ ＤＣカット用容量素子
Ｃ１１〜Ｃ１２ ＤＣカット用容量素子
Ｃ２１〜Ｃ２２ ＤＣカット用容量素子
Ｃ３１〜Ｃ３２ ＤＣカット用容量素子
Ｃ４１〜Ｃ４４ ＤＣカット用容量素子
１ 半導体基板
２ 絶縁膜
Ｅ１、Ｅ４ キャパシタ電極（下部電極）
Ｅ２〜Ｅ３、Ｅ５〜Ｅ８ キャパシタ電極（上部電極）
Ｅ９ キャパシタ電極（第1電極）
Ｅ１０ キャパシタ電極（第2電極）
Ｅ１１〜Ｅ１３ キャパシタ電極（第3電極）
Ｄ１〜Ｄ２ 誘電体層
Ｄ３ 第1誘電体層
Ｄ４ 第2誘電体層
３ ＦＥＴソース電極
４ ＦＥＴドレイン電極
５ ＦＥＴゲート電極
６ 活性層
７ キャパシタ領域
８ ＦＥＴ領域
９ ビアホール

Claims (13)

  1. 高周波信号を入力する入力端子と、
    入力された前記高周波信号を出力する出力端子と、
    前記入力端子および出力端子の間に接続された第１の電界効果トランジスタと、
    前記第１の電界効果トランジスタが非導通状態の際に導通状態となるように、前記入力端子にドレインが接続された第２の電界効果トランジスタとを有し、
    前記第２の電界効果トランジスタのソースと接地端子との間に、直列に２段接続された容量素子を具備した高周波スイッチ回路装置。
  2. 第１乃至第３の入出力端子と、
    前記第１の入出力端子と第２の入出力端子とを結ぶ第１の信号経路に介在する第１の電界効果トランジスタと、
    前記第１の入出力端子と第３の入出力端子を結ぶ第２の信号経路に介在する第２の電界効果トランジスタと、
    前記第１の電界効果トランジスタと前記第２の入出力端子との間の信号経路にドレインが接続され、前記第１の電界効果トランジスタがオフ状態のときにオンする第３の電界効果トランジスタと、
    前記第１の電界効果トランジスタと前記第３の入出力端子との間の信号経路にドレインが接続され、前記第２の電界効果トランジスタがオフ状態のときにオンする第４の電界効果トランジスタと、
    前記第２の電界効果トランジスタのソースと接地電位との間に直列に接続された第１および第２の容量素子と、
    前記第４の電界効果トランジスタのソースと接地電位との間に直列に接続された第３および第４の容量素子と、
    を有することを特徴とする高周波スイッチ回路装置。
  3. 請求項２に記載の高周波スイッチ回路装置であって、
    前記第２および第４の電界効果トランジスタのソース同士を接続する接続点を有し、
    前記第１および第２の容量素子と前記第３および第４の容量素子は共通である高周波スイッチ回路装置。
  4. 請求項１乃至３のいずれかに記載の高周波スイッチ回路装置において、
    前記容量素子または前記第１および第２の容量素子は、半導体基板上に作成された下部電極と、前記下部電極上に形成された誘電体層を介して前記誘電体層上に離間して形成された第１および第２の上部電極とで構成されたＭＩＭ（Metal Insulator Metal）キャパシタで構成され、
    前記第２の電界効果トランジスタのソースが第１の上部電極に接続されるとともに、
    前記第２の上部電極が、前記接地端子に接続され、
    前記第１の上部電極と前記下部電極との間に形成される１段の容量素子と、前記下部電極と前記第２の上部電極との間に形成される１段の容量素子とで、２段直列の容量素子を構成した高周波スイッチ回路装置。
  5. 請求項３に記載の高周波スイッチ回路装置において、
    前記第１および第２の容量素子は、前記第２および第４の電界効果トランジスタのソースに、それぞれ直列接続された第１段の容量素子を接続し、前記第１段の容量素子と接地端子との間に直列接続された共通の容量素子とで構成される高周波スイッチ回路装置。
  6. 請求項５記載の高周波回路装置であって、
    前記第１乃至第３の容量素子は、半導体基板上に形成されたＭＩＭキャパシタで構成され、
    前記ＭＩＭキャパシタは、前記半導体基板上に形成された共通下部電極と、前記共通下部電極上に形成された誘電体層と、前記誘電体層上で互いに離間して形成された第１の上部電極乃至第３の上部電極と、を具備すると共に、前記第１および第２の上部電極の各々に電界効果トランジスタのソースの各々が接続され、また、前記第３の上部電極が接地電位に接続された構造を有し、前記共通下部電極と前記誘電体層と前記第１の上部電極とによって前記第１の容量素子が形成され、前記共通下部電極と前記誘電体層と前記第２の上部電極とによって前記第２の容量素子が形成され、前記共通下部電極と前記誘電体層と前記第３の上部電極とによって前記第３の容量素子が形成されることを特徴とする高周波スイッチ回路装置。
  7. 請求項５記載の高周波回路装置であって、
    前記第１乃至第３の容量素子は、半導体基板上に形成されたＭＩＭ（Metal Insulator Metal）キャパシタで構成され、
    前記ＭＩＭキャパシタは、前記半導体基板上に形成された第１のキャパシタ電極と、前記第１のキャパシタ電極上に設けられた第１の誘電体層と、前記第１の誘電体層上に設けられた第２の共通キャパシタ電極と、前記第２の共通キャパシタ電極上に形成された第２の誘電体層と、前記第２の誘電体層上で互いに離間して形成された第３および第４のキャパシタ電極と、を具備すると共に、前記第３および第４のキャパシタ電極の各々に電界効果トランジスタのソースの各々が接続され、また、前記第１のキャパシタ電極が接地電位に接続された構造を有し、
    前記第３および第４のキャパシタ電極と前記第２の誘電体層と前記第２の共通キャパシタ電極とによって前記第１および第２の容量素子が形成され、前記第１のキャパシタ電極と前記第１の誘電体層と前記第２の共通キャパシタ電極とによって前記第３の容量素子が形成されることを特徴とする高周波スイッチ回路装置。
  8. 請求項７記載の高周波スイッチ回路装置であって、
    前記半導体基板にビアホールが形成され、かつ、そのビアホールの内表面を覆う、接地電位に接続された接地電極が形成され、その接地電極と前記第１のキャパシタ電極とが前記ビアホールを介して接続されることを特徴とする高周波スイッチ回路装置。
  9. 請求項１乃至請求項８のいずれかに記載の高周波スイッチ回路装置であって、
    前記高周波スイッチ回路装置は、任意の数の入出力端子を有する、ｍＰｎＴ(ｍ-Pole ｎ-Throw：ｍ，ｎは正の整数)スイッチ回路装置であることを特徴とする高周波回路装置。
  10. 請求項１乃至請求項９のいずれかに記載の高周波スイッチ回路装置であって、
    各信号経路に介在する前記電界効果トランジスタが、直列接続された複数の電界効果トランジスタを含むことを特徴とする高周波スイッチ回路装置。
  11. 請求項１乃至請求項９記載のいずれかに記載の高周波スイッチ回路装置であって、
    各信号経路に介在する前記電界効果トランジスタが、マルチゲート電界効果トランジスタを含むことを特徴とする高周波スイッチ回路装置。
  12. 請求項１乃至請求項１１のいずれかに記載の高周波スイッチ回路装置であって、
    前記電界効果トランジスタのソースとドレインは対称であることを特徴とする高周波スイッチ回路装置。
  13. 請求項１乃至請求項１２のいずれかに記載の高周波スイッチ回路装置を搭載した携帯通信端末装置。
JP2004342439A 2004-11-26 2004-11-26 高周波スイッチ回路装置 Expired - Fee Related JP4298636B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004342439A JP4298636B2 (ja) 2004-11-26 2004-11-26 高周波スイッチ回路装置
US11/285,152 US7265604B2 (en) 2004-11-26 2005-11-23 High-frequency switch circuit arrangement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004342439A JP4298636B2 (ja) 2004-11-26 2004-11-26 高周波スイッチ回路装置

Publications (2)

Publication Number Publication Date
JP2006157264A true JP2006157264A (ja) 2006-06-15
JP4298636B2 JP4298636B2 (ja) 2009-07-22

Family

ID=36566805

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004342439A Expired - Fee Related JP4298636B2 (ja) 2004-11-26 2004-11-26 高周波スイッチ回路装置

Country Status (2)

Country Link
US (1) US7265604B2 (ja)
JP (1) JP4298636B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100967847B1 (ko) 2008-03-31 2010-07-05 재단법인서울대학교산학협력재단 증식형 소자를 이용한 고주파 스위치 회로
JP2016127452A (ja) * 2015-01-05 2016-07-11 三菱電機特機システム株式会社 位相変換装置
US9627208B2 (en) 2014-12-27 2017-04-18 Kabushiki Kaisha Toshiba Semiconductor switch
KR102034620B1 (ko) * 2018-05-17 2019-11-18 베렉스 주식회사 와이어 본딩 기생 인덕터 효과를 이용한 고 격리도 특성을 갖는 rf 스위치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110025396A1 (en) * 2006-05-26 2011-02-03 Microtune (Texas), L.P. Digital Attenuator Circuits and Methods for Use thereof
US7853227B2 (en) * 2006-05-26 2010-12-14 Microtune (Texas), L.P. AGC system and method for broadband tuners
US7477085B2 (en) * 2006-05-26 2009-01-13 Microtune (Texas), L.P. Digital attenuator circuits and methods for use thereof
JP2009159059A (ja) * 2007-12-25 2009-07-16 Samsung Electro Mech Co Ltd 高周波スイッチ回路
US9148194B2 (en) * 2012-07-07 2015-09-29 Skyworks Solutions, Inc. Radio-frequency switch system having improved intermodulation distortion performance
US10147724B2 (en) 2012-07-07 2018-12-04 Skyworks Solutions, Inc. Feed-forward circuit to improve intermodulation distortion performance of radio-frequency switch
US9667246B2 (en) * 2013-10-04 2017-05-30 Peregrine Semiconductor Corporation Optimized RF switching device architecture for impedance control applications
JP2015109496A (ja) * 2013-12-03 2015-06-11 株式会社東芝 半導体装置
US10032731B2 (en) 2014-09-08 2018-07-24 Skyworks Solutions, Inc. Voltage compensated switch stack
US10032775B2 (en) * 2015-05-29 2018-07-24 Rohde & Schwarz Gmbh & Co. Kg Switching device for switching radio frequency signals
US11764775B2 (en) * 2021-09-28 2023-09-19 Richwave Technology Corp. Switch device
TWI802129B (zh) * 2021-12-06 2023-05-11 立積電子股份有限公司 開關裝置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0349401A (ja) * 1989-07-18 1991-03-04 Mitsubishi Electric Corp マイクロ波素子
JP3169775B2 (ja) * 1994-08-29 2001-05-28 株式会社日立製作所 半導体回路、スイッチ及びそれを用いた通信機
JPH08204530A (ja) * 1995-01-23 1996-08-09 Sony Corp スイツチ回路
JP3441236B2 (ja) * 1995-04-24 2003-08-25 ソニー株式会社 半導体集積回路装置
US5777530A (en) * 1996-01-31 1998-07-07 Matsushita Electric Industrial Co., Ltd. Switch attenuator
JP3149817B2 (ja) 1997-05-30 2001-03-26 日本電気株式会社 半導体装置およびその製造方法
JP3637830B2 (ja) * 2000-02-22 2005-04-13 株式会社村田製作所 Ｓｐｄｔスイッチおよびそれを用いた通信機
JP4005846B2 (ja) 2001-05-25 2007-11-14 株式会社東芝 高周波スイッチ装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100967847B1 (ko) 2008-03-31 2010-07-05 재단법인서울대학교산학협력재단 증식형 소자를 이용한 고주파 스위치 회로
US9627208B2 (en) 2014-12-27 2017-04-18 Kabushiki Kaisha Toshiba Semiconductor switch
JP2016127452A (ja) * 2015-01-05 2016-07-11 三菱電機特機システム株式会社 位相変換装置
KR102034620B1 (ko) * 2018-05-17 2019-11-18 베렉스 주식회사 와이어 본딩 기생 인덕터 효과를 이용한 고 격리도 특성을 갖는 rf 스위치

Also Published As

Publication number Publication date
US20060114051A1 (en) 2006-06-01
US7265604B2 (en) 2007-09-04
JP4298636B2 (ja) 2009-07-22

Similar Documents

Publication Publication Date Title
US7265604B2 (en) High-frequency switch circuit arrangement
EP3069446B1 (en) Circuits and methods for improved quality factor in a stack of transistors
JP3441236B2 (ja) 半導体集積回路装置
CN104604135B (zh) 与基于绝缘体上的硅的射频开关有关的电路、器件和方法及其组合
KR100614350B1 (ko) 안테나 스위치 모듈, 일체형 통신 모듈, 통신기기 및안테나 스위치 모듈의 제조방법
EP0913939B1 (en) High-frequency circuit
US20100073066A1 (en) Radio-frequency switch circuit
JPWO2011061946A1 (ja) 高周波回路、高周波回路部品、及び通信装置
JPH0955682A (ja) スイツチ半導体集積回路及び通信端末装置
US20180083609A1 (en) Semiconductor switch
US20180048305A1 (en) Radio-frequency switch with switchable capacitor
US7425876B2 (en) Antenna switch circuit and high frequency module having the same
US7633357B2 (en) SPST switch, SPDT switch and MPMT switch
US10141927B2 (en) Optimized RF switching device architecture for impedance control applications
JP2006094557A (ja) 半導体素子及び高周波電力増幅装置並びに無線通信機
JP4870644B2 (ja) ミリメートル波帯域制御回路用高隔離度スイッチ素子
JP2007166596A (ja) 高周波スイッチ
JP4105183B2 (ja) 高周波スイッチ回路装置
JP3891443B2 (ja) 高周波スイッチ回路及び半導体装置
JP2005353991A (ja) 半導体装置
JP2006121187A (ja) 半導体切替回路
CN108574479B (zh) 单刀单掷射频开关及其构成的单刀多掷射频开关
JP4170184B2 (ja) 半導体回路装置
JP2007299948A (ja) 高周波半導体スイッチ
US20240106470A1 (en) High frequency circuit and communication apparatus

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060824

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20071113

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080815

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080903

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090317

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090415

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120424

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130424

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130424

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140424

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees