JP2006060076A - エッチング方法、微細構造体の製造方法、導電線の形成方法、薄膜トランジスタの製造方法及び電子機器の製造方法 - Google Patents

エッチング方法、微細構造体の製造方法、導電線の形成方法、薄膜トランジスタの製造方法及び電子機器の製造方法 Download PDF

Info

Publication number
JP2006060076A
JP2006060076A JP2004241316A JP2004241316A JP2006060076A JP 2006060076 A JP2006060076 A JP 2006060076A JP 2004241316 A JP2004241316 A JP 2004241316A JP 2004241316 A JP2004241316 A JP 2004241316A JP 2006060076 A JP2006060076 A JP 2006060076A
Authority
JP
Japan
Prior art keywords
film
etching
manufacturing
forming
dry film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004241316A
Other languages
English (en)
Other versions
JP4051631B2 (ja
Inventor
Takashi Aoki
敬 青木
Takashi Masuda
貴史 増田
Hideki Tanaka
英樹 田中
Kazuo Yudasaka
一夫 湯田坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2004241316A priority Critical patent/JP4051631B2/ja
Priority to US11/200,162 priority patent/US7510093B2/en
Publication of JP2006060076A publication Critical patent/JP2006060076A/ja
Application granted granted Critical
Publication of JP4051631B2 publication Critical patent/JP4051631B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/43—Arrangements comprising a plurality of opto-electronic elements and associated optical interconnections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0104—Tools for processing; Objects used during processing for patterning or coating
    • H05K2203/013—Inkjet printing, e.g. for printing insulating material or resist

Abstract

【課題】本発明は、微細なパターンを単純な工程で形成し得るエッチング方法を提供することを目的としている。
【解決手段】 本発明は、基板上に膜形成材料を含む液滴を配置する第１工程と、前記液滴を乾燥し、前記配置時の液滴の径よりも狭い幅の乾燥膜を形成する第２工程と、前記乾燥膜をエッチング保護膜としてエッチングする第３工程と、を含むエッチング方法により、上記課題を解決する。前記第２工程の後に、前記乾燥膜の一部を除去することにより前記乾燥膜をパターニングする第４工程を含んでもよい。
【選択図】 図１

Description

本発明は、エッチング方法及びそれを利用した微細構造体等の製造方法に関する。
薄膜トランジスタ（ＴＦＴ）やＬＳＩに用いられるゲート電極等の金属配線は、通常、フォトリソグラフィを用いたエッチングにより形成される。しかしながら、この方法では、レジスト膜を形成し、パターン形成するといった複数の工程を必要とし、マスクの製作費用や大量の現像廃液の処理費用等で、製造コストがかかる。
これに対して、近年、インクジェット法などを利用して液体材料を塗布することにより、金属配線を形成する技術が開発されている。この技術は、エッチング等の削減的なプロセスを使用しないので、低コスト、低環境負荷技術として期待されている。例えば特許文献１には、配線の細線化とともに、基板に対する配線の密着性を高めることが可能な配線膜の製造方法が記載されている。
特開２００３−３１５８１３号公報
しかしながら、上記インクジェット法又はミストデポジッション法のような溶液プロセスを用いた場合、通常、加工寸法は１〜２０ミクロン程度である。したがって、配線の一層の微細化が求められている現状では十分とはいえない。
そこで、本発明は、微細なパターンを単純な工程で形成し得るエッチング方法を提供することを目的としている。
上記課題を解決するために、本発明は、基板上に膜形成材料を含む液滴を配置する第１工程と、前記液滴を乾燥し、前記配置時の液滴の径よりも狭い幅の乾燥膜を形成する第２工程と、前記乾燥膜をエッチング保護膜としてエッチングする第３工程と、を含むエッチング方法を提供する。
これによれば、基板上に配置した液滴を乾燥して、配置時の液滴の径よりも狭い幅の乾燥膜を形成し、この乾燥膜をエッチング保護膜として利用する。このため、配置する液滴の径よりも線幅の狭いエッチング保護膜を形成することが可能となるので、より微細な構造体を形成することが可能となる。また、フォトリソグラフィ工程を必要としないので、レジスト膜を形成し、パターン形成するといった複数の工程を必要とせず、製造工程を簡略化し得る。なお、ここで乾燥膜の幅とは、例えば乾燥膜が線状体である場合には、その線幅をいい、乾燥膜が点状体である場合にはその径をいう。液滴の配置方法としては、液滴吐出法、ディスペンサ法によるもの等が挙げられる。但し、容易かつ高精細に液体を所望の位置又はパターンに配置し得るという観点からは、液滴吐出法が好ましい。
前記第２工程において、前記乾燥膜は、例えば、液滴中に含まれる乾燥膜形成成分を任意の位置に寄せて析出させることにより配置時の液滴よりも細い線幅の乾燥膜を形成することができる。
具体的には、前記第２工程において、前記乾燥膜が前記液滴の縁部に形成されてもよい。また、前記第２工程において、前記乾燥膜が前記液滴の中央付近に形成されてもよい。
前記第１工程と前記第２工程とを繰り返すことにより乾燥膜を形成してもよい。これにより、エッチング保護膜のパターンをより自由に形成し得る。
前記第２工程の後に、前記乾燥膜の一部を除去することにより前記乾燥膜をパターニングする第４工程を含んでもよい。これにより、エッチング保護膜のパターンをより自由に形成し得る。
本発明の他の態様は、上記エッチング方法を利用して微細パターンを形成する工程を含む微細構造体の製造方法である。これによれば、上記エッチング方法を利用するので、単純な工程で、微細なパターンの構造体を形成し得る。また、従来のいわゆるインクジェット法などの液滴吐出法で微細線等の微細構造を形成する場合には、基板上に液滴を複数回積み重ねることにより形成する微細線等の厚みを調整していた。このため、形成し得る微細線等の厚みに限界があった。しかし、本発明の方法によれば、エッチング対象となる膜の膜厚とエッチング深さにより微細線の厚みを調整し得るので、微細構造体の設計の幅が広がる。なお、微細構造体としては、微細線等の微細構造を有するものであれば特に限定するものではない。一例を挙げると、微細な電極（例：ソース電極、ドレイン電極、ゲート電極）を有する薄膜トランジスタや、画素と画素を画定する微細なバンク構造を有する有機ＥＬ素子等が挙げられる。
本発明のさらなる他の態様は、表面に導電層が形成された基板に、膜形成材料を含む液滴を配置する第１工程と、前記液滴を乾燥し、前記配置時の液滴の径よりも狭い幅の乾燥膜を形成する第２工程と、前記乾燥膜をエッチング保護膜として前記導電層をエッチングする第３工程と、を含む導電線の形成方法である。
これによれば、高性能かつ微細なパターンの導電線を単純な工程で形成し得る。インクジェット法等により導電線を形成する場合には、導電線形成材料も吐出可能なものに限定され、また、抵抗値や仕事関数等といった導電線の性能も、ＰＶＤ又はＣＶＤ等の堆積法で成膜されるものと比較して十分といえず、これにより得られるデバイスの性能も十分とはいえない。しかしながら、上記方法では、導電線を吐出によらず、導電層をエッチングすることにより形成するので、導電線形成材料の選択の幅が広がる。したがって、性能のよいデバイスを提供し得る。
前記エッチング保護膜が導電材料であることが好ましい。これによれば、エッチング保護膜を除去せずに、そのまま導電線の一部として使用することができ、導電線の断面積が広がるため、より多くの電流を流すことが可能となる。
前記エッチング保護膜が非導電材料であることが好ましい。これによれば、エッチング保護膜を構成する材料の選択の幅が広がり、よりエッチング保護膜として適した性状の材料を使用することが可能となる。
前記第２工程において、前記乾燥膜の幅が前記配置時の液滴の径の例えば１／２以下、また１／１０以下、さらに１／１００以下にまですることが可能である。
本発明の他の態様は、上記導電線の形成方法を利用して、配線及び／又は電極を形成する薄膜トランジスタの製造方法である。これによれば、上記導電線の形成方法を利用するので、高集積化が可能でしかも低消費電力の薄膜トランジスタを単純な方法で得ることが可能となる。
本発明の他の態様は、上記薄膜トランジスタの製造方法を使用して薄膜トランジスタを製造する工程を含む電子機器の製造方法である。これによれば、上記薄膜トランジスタの製造方法を使用するので、低消費電力の電子機器を単純な方法で得ることが可能となる。
以下、本発明について、図面を参照しながら説明する。
（基本原理）
まず、エッチング保護膜となる乾燥膜の形成法の基本原理について簡単に説明する。
本発明では、基板上に配置した膜形成材料を含む液滴の乾燥方法を制御することで種々の形状に乾燥膜を形成し、それを必要に応じてさらにパターニングすることによりエッチング保護膜を形成する。具体的には、例えば、膜形成材料等の液滴に含まれる固形分濃度、液滴の乾燥速度、固形分が微粒子である場合にはその粒径等を適宜変化させて乾燥させることにより、乾燥膜の形状を種々に制御することができる。
ここで膜形成材料とは、エッチング保護膜として利用される乾燥膜を形成するための材料をいう。したがって、膜形成材料は、エッチング保護膜として機能し得る材料であれば特に限定されるものではなく、例えば、樹脂（例：ポリスチレン）等の有機材料であっても、金属微粒子、シリコン酸化膜等の無機材料であってもよい。膜形成材料は、エッチングする対象物の種類により適宜選択される。これらの材料は単独でも、複数種類を混合したものを用いてもよい。また、膜形成材料を分散又は溶解させる液体としては、水、やアルコール系溶媒やエーテル系溶媒等の有機溶剤その他液体であるものならばいずれを用いてもよく、使用する材料、乾燥条件、エッチング対象となる膜等に応じて適宜選択される。なお、膜形成材料は、液体に溶解された状態であっても分散された状態であってもよい。また、この膜形成材料に、界面活性剤を添加して、溶液の各種物性の調整を行ってもよい。
図１（ａ）は、代表的な液滴の乾燥過程を模式的に示す図である。
まず、基板上に膜形成材料を含む液滴を配置すると、一般に、液滴の縁部での乾燥が速く進行する。従って、乾燥の初期段階では、まず、液滴の縁部で液体が急速に蒸発し、液滴に含まれる膜形成材料等の固形分濃度が上昇する傾向にある。縁部での固形分濃度が飽和濃度に達すると、縁部に固形分が析出し始める。この析出した固形分により液滴の縁部がピンで固定されたような状態となる。これにより、乾燥に伴う液滴の収縮（特に外径の収縮）が抑制される。このような縁部で析出した固形分によって乾燥に伴う液滴の収縮が抑制される現象を「ピニング」という。ピニングが起きると、液滴内で液滴の縁部で蒸発した液体を補うよう中央部から縁部に向かう液体の流れが生じる。この液体の流れにより液滴の縁部により多くの固形分が運ばれるようになり、液滴の縁部における固形分の濃度が上昇する。これにより、液滴の縁部が盛り上がったリング状の乾燥膜が得られる。
図１（ｂ）は、液滴の乾燥過程の他の例を模式的に示す図である。図１（ｂ）に示すように、上記のようなピニングを防ぎ、乾燥の進行とともに液滴の外径を収縮させることもできる。この現象を「ディピニング」という。このディピニングは、液滴全体の固形分濃度が略同時に飽和濃度に達するように、液滴の乾燥速度を遅らせたり、液体材料の固形分濃度を低くすることなどにより起こすことができる。このディピニングを利用して乾燥膜を形成してもよい。
次に、このような液滴の乾燥過程を利用した乾燥膜のパターニング方法の一例について説明する。
図２は、乾燥膜のパターニング方法の一例を説明するための図である。
まず、図２（ａ）に示すように、膜形成材料を含む液滴を所定間隔で配置する。すると、各微小液滴が濡れ広がり、隣接する微小液滴と結合して、線状の液滴が形成される。次に、図２（ｂ）に示すように、ピニング現象を利用して液滴を乾燥することで、液滴の縁部が盛り上がったリング状の乾燥膜が得られる。その後、図２（ｃ）に示すように、エッチング保護膜として使用したい部分（図２（ｃ）中の点線で囲まれた領域）を必要に応じて熱処理し、それ以外の不要部分に、例えば、インクジェット法を利用して膜形成材料を含まない溶媒を配置することで洗い流す。これにより、所望の形状にパターニングされた乾燥膜を得ることができる（図２（ｄ）参照）。なお、不要な乾燥膜を洗い流す溶媒としては、乾燥膜の形成に使用した液体材料に含まれる溶媒（又は分散媒）と同一のものを利用しても異なるものを利用してもよい。また、図２（ｃ）に示す工程と図２（ｄ）に示す工程は順序が逆であってもよい。
本発明では、上述したようなピニング又はディピニングといった液滴中の固形分（膜形成材料）を液滴中の一部に寄せて析出させることにより乾燥膜を形成する方法及び乾燥膜のパターニング方法を利用してエッチング保護膜を形成する。
（第１の実施形態）
図３は、第１の実施形態に用いられるインクジェットヘッド（液滴吐出ヘッドともいう）３００の構成を示す図である。インクジェットヘッド３００は、液滴吐出方式（いわゆるインクジェット方式）により膜形成材料を含む液体材料８から構成される液滴１０を、ノズル３１０から基板４００に向けて吐出させるものである。
インクジェットヘッド３００の本体３１２には、リザーバ３０８及びリザーバから分岐された複数の加圧室３０６が形成されている。リザーバ３０８は、各加圧室３０６に液体材料８を供給するための流路になっている。また、ヘッド本体３１２の底面には、吐出面を構成するノズルプレートが装着され、ノズルプレートには液体材料８を吐出する複数のノズル３１０が各加圧室３０６に対応して開口されている。ピエゾ素子３０４は、水晶等の圧電材料を一対の電極（図示略）で挟持したものであり、その一対の電極は、駆動回路３０２に接続されている。
ここで、駆動回路３０２からピエゾ素子３０４に電圧を印加すると、ピエゾ素子３０４が膨張変形又は収縮変形する。ピエゾ素子３０４が収縮変形すると、加圧室３０６の圧力が低下してリザーバ３０８から加圧室３０６に液体材料８が流入する一方、ピエゾ素子３０４が膨張変形すると、加圧室３０６の圧力が増加してノズル３１０から液体材料８が吐出される。
なお、本例では、インクジェットヘッド３００の駆動方式としてピエゾ素子３０４を用いる場合について説明したが、これに限らず、静電駆動方式、サーマルインクジェット方式等を用いてもよい。
このようなインクジェットヘッド３００を用いて、エッチング保護膜としての乾燥膜を形成する。以下、導電線として薄膜トランジスタのゲート電極を形成する方法を例に採り説明する。
図４及び図５は、薄膜トランジスタの製造方法の一例を説明するための工程図である。
図４（ａ）に示すように、まず、基板１０２（例：ガラス基板）の上に、半導体膜１０４を成膜する。具体的には、基板１０２上に、ＬＰＣＶＤ法によりアモルファスシリコン膜（例：１００ｎｍ）を形成する。その後、エキシマレーザ等によりアニーリングすることにより、アモルファスシリコン膜を結晶化させ、半導体膜１０４を得る。なお、半導体膜１０４の成膜方法は、これに限定されず、従来公知のいかなる成膜方法及び半導体膜材料を利用してもよい。
図４（ｂ）に示すように、半導体膜１０４をフォトリソグラフィ及びエッチングにより島状にパターニングする。その後、図４（ｃ）に示すように、半導体膜１０４が形成された基板１０２上にゲート絶縁膜１０６を形成する。具体的には、基板１０２上に、例えばＰＥＣＶＤ法等により酸化シリコン等を堆積することにより、ゲート絶縁膜１０６（例：１００ｎｍ）を形成する。
図４（ｄ）に示すように、ゲート絶縁膜１０６上に、例えば、Ｔａ等の導電材料をスパッタ法等により成膜することによりゲート電極となる導電膜１０８（例：２００ｎｍ）を成膜する。
図４（ｅ）に示すように、この導電膜１０８上にゲート電極を形成したい領域に、エッチング保護膜を形成する膜形成材料を含む液体材料１１０を、例えばインクジェット法を用いてパターン塗布する。膜形成材料としては、ここでは、例えば０．１体積％の金微粒子が水に分散された水分散液を用いる。
図５（ａ）に示すように、所望の電極パターンに形成されたエッチング保護膜としての乾燥膜１１２を得る。具体的には、まず、上記のようにパターン塗布した液体材料１１０を、即座に、例えば大気圧下で、４０℃、１０分間、乾燥させる。すると、液体材料１１０を塗布した領域の周辺部に金微粒子が析出する。この析出部の片側部分にだけ、ＵＶレーザを照射して金微粒子を焼結させ、次に純水中で超音波洗浄を１０分間行い、非焼結部分の金微粒子を除去し、例えば、幅１ミクロン、高さ０．３ミクロンのゲート電極パターンを形成する。これによりエッチング保護膜としての乾燥膜１１２を得る。
次に、図５（ｂ）に示すように、この乾燥膜１１２をエッチング保護膜として、導電膜１０８をエッチングする。具体的には、例えば、ＲＩＥ装置等を用い、非等方性エッチングにより導電膜１０８を処理することにより、金／Ｔａから構成されるゲート電極１１４（例：幅１ミクロン）が得られる。なお、エッチング方法としては、ドライエッチングに限らず、ウェットエッチングであってもよい。但し、より高精細なエッチングが可能という観点からは、ドライエッチングの方が好ましい。
図５（ｃ）に示すように、この金／Ｔａから構成されるゲート電極１１４をマスクとしてイオン打ち込みを行い、ソース領域１１６、ドレイン領域１１８、チャネル領域１２０の形成を行う。具体的には、例えば、ＮＭＯＳトランジスタを作成する場合は、不純物元素としてリン（Ｐ）を１×１０16ｃｍ-2の濃度でソース領域１１６／ドレイン領域１１８に打ち込む。その後、ＸｅＣｌエキシマレーザ等のレーザ照射又は熱処理することにより不純物の活性化を行う。
その後、図５（ｄ）に示すように、層間絶縁膜１２２を形成し、電極引き出し用のコンタクト穴１２８を開口し、ソース電極１２４／ドレイン電極１２６を形成する。具体的には、ソース領域１１６、ドレイン領域１１８及びチャネル領域１２０を含む基板１０２略全面に、シリコン酸化膜等の層間絶縁膜１２２を、例えばＰＥＣＶＤ法等により堆積させる。その後、コンタクト穴１２８を形成し、コンタクト穴１２８内及びその周縁部にソース電極１２４／ドレイン電極１２６を形成する。ソース電極１２４／ドレイン電極１２６は、例えば、スパッタリング法を用いてアルミニウム（Ａｌ）を堆積し、フォトリソグラフィ技術を用いて所望のパターンに形成することにより得ることができる。
本実施形態によれば、フォトリソグラフィ技術を使用することなく、例えばチャネル長１ミクロンといった超微細な薄膜トランジスタを、簡便なプロセスで得ることが可能となる。また、マスクの製作費用や大量の現像廃液の処理費用等が不要となるので、製造コストを低減し得る。また、従来のインクジェット法を利用した導電線の形成方法では、液滴サイズを小さくすれば微細な導電線の形成は可能である。しかし、液滴吐出装置（いわゆるインクジェット装置）の構造上等の問題から、吐出可能な液量には下限があり、液滴サイズを小さくするには限界がある。現在、インクジェット法を利用して形成し得る導電線の幅は、例えば１０〜１００ミクロンであり、高さ０．１〜５ミクロンであるといわれている。しかし、本実施形態によれば、例えば、幅０．１〜１０ミクロン、高さ０．０１〜１ミクロンといった微細な導電線を形成することも可能となる。
なお、上記実施形態では、ゲート電極の形成方法を例に採り説明したが、ソース電極、ドレイン電極、ゲート電極に信号を供給するソース線、ドレイン線、ゲート線等の他の配線部分（導電線）も同様に形成し得る。
（第２の実施形態）
上記実施の形態では、ゲート電極等の導電線を形成する方法について説明したが、本実施形態では、チャネル領域を形成する方法を例に採り薄膜トランジスタの製造方法について説明する。
図６及び図７は、薄膜トランジスタの製造方法の他の例について説明するための工程図である。
まず、図６（ａ）に示すように、基板２０２（例：ガラス基板）上に、半導体膜２０４を成膜する。具体的には、基板２０２上に、ＬＰＣＶＤ法によりアモルファスシリコン膜を形成する。その後、エキシマレーザ等によりアニーリングすることにより、アモルファスシリコン膜を結晶化させ、半導体膜２０４を得る。ここで、半導体膜２０４の高さＨ0は、後の工程で形成されるソース領域２１０及びドレイン領域２１２の高さＨ2より低くなるように形成する。これにより、チャネル領域とソース領域及びドレイン領域との電気的接続がより良好となる。
図６（ｂ）に示すように、半導体膜２０４上に、エッチング保護膜を形成する膜形成材料を含む液体材料２０６を配置し、乾燥させ、エッチング保護膜としての乾燥膜２０８を得る。この際、液体材料２０６中の固形部（例：膜形成材料）の濃度及び液体材料２０６の乾燥速度の少なくとも一方を制御することにより、所望の形状に乾燥膜２０６を形成する。ここでは、エッチング保護膜を形成する膜形成材料として、粒径５０ｎｍのシリカ微粒子が１体積％、水に分散された分散液を用いる。乾燥条件としては、例えば大気圧下で、２０℃、２分間、乾燥させることにより、液滴の縁部に固形分を析出させることで乾燥膜２０６を得ることができる。
なお、この際、半導体膜２０４の高さＨ0とエッチング保護膜の高さＨ1の合計Ｈ0＋Ｈ1が、Ｈ2より高くなるように形成する。これにより、後の工程で形成される電極（ソース領域２１０及びドレイン領域２１２）をエッチング保護膜を挟んで両側に分離することが可能となる。
次に、図６（ｃ）に示すように、乾燥膜２０６をエッチング保護膜として、ＲＩＥ装置等を用いて半導体膜のエッチングを行い、チャネル領域２０８を形成する。エッチングは、ドライエッチングに限らず、ウェットエッチングによってもよい。
その後、図６（ｄ）に示すように、チャネル領域２０８の少なくとも一部を挟むようにアルミニウムや銅などの金属材料により一方側にソース領域２１０を、他方側にドレイン領域２１２を形成する。具体的には、例えば、ソース領域２１０及びドレイン領域２１２を形成するための金属材料を含む液体材料をインクジェット法等により吐出することにより所定位置に配置し、その後、電極材料が塗布された基板２０２を焼成することによりソース領域２１０及びドレイン領域２１２を得ることができる。また、インクジェット法によらず、ＰＶＤ法やＣＶＤ法等の気相法を用いて形成してもよい。
次に、図７（ａ）に示すように、ウェットエッチング又はドライエッチング等によりエッチング保護膜としての乾燥膜２０６を除去する。
その後、図７（ｂ）に示すように、ソース領域２１０、ドレイン領域２１２及びチャネル領域２０８が形成された基板２０２の略一面に、例えばＰＥＣＶＤ法等により酸化シリコン等を堆積することにより、ゲート絶縁膜２１４を形成する。次に、図７（ｃ）に示すように、ゲート絶縁膜２１４上に、例えば、Ｔａ等の導電材料をスパッタ法等により成膜することによりゲート電極となる導電膜２１６を成膜する。
その後、図示しない層間絶縁膜を形成し、電極引き出し用のコンタクト穴を開口し、ソース電極／ドレイン電極を形成することにより薄膜トランジスタが得られる。
本実施形態によれば、フォトリソグラフィ技術を使用することなく、チャネル長の短い薄膜トランジスタを、簡便なプロセスで得ることが可能となる。
なお、上記例では、金属材料を用いてソース領域２１０及びドレイン領域２１２を形成したが、これに限らず、不純物をドープすることにより導電性とした半導体材料を用いてソース領域２１０及びドレイン領域２１２を形成してもよい。
また、上記第１及び第２の実施形態では、本発明のエッチング方法を利用した薄膜トランジスタの製造方法を例に採り説明したが、これに限定されず、例えば、有機ＥＬ素子のバンク形成等の微細構造の形成にも好適に利用することが可能である。
上述したように、本発明の薄膜トランジスタの製造方法は、薄膜トランジスタを備えた電気光学装置の製造方法及び電子機器の製造方法に好適に利用し得る。ここで、電気光学装置とは、電気光学効果を利用した装置である液晶表示装置に限られず、例えば、有機エレクトロルミネッセンス（有機ＥＬ）装置、液晶表示装置も含まれる。
図８は、電気光学装置６００（例：有機ＥＬ装置）を含んで構成される各種電子機器の例を示す図である。
図８（Ａ）は携帯電話への適用例であり、当該携帯電話８３０はアンテナ部８３１、音声出力部８３２、音声入力部８３３、操作部８３４、および本発明の電気光学装置６００を備えている。図８（Ｂ）はビデオカメラへの適用例であり、当該ビデオカメラ８４０は受像部８４１、操作部８４２、音声入力部８４３、および電気光学装置６００を備えている。図８（Ｃ）はテレビジョンへの適用例であり、当該テレビジョン９００は電気光学装置６００を備えている。なお、パーソナルコンピュータ等に用いられるモニタ装置に対しても同様に電気光学装置６００を適用し得る。図８（Ｄ）はロールアップ式テレビジョンへの適用例であり、当該ロールアップ式テレビジョン９１０は電気光学装置６００を備えている。
なお、電子機器としてはこれに限定されず、本発明の加工方法（エッチング方法）は、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示盤、宣伝広告用ディスプレイ、ＩＣカード、ＰＤＡ等のあらゆる電子機器の製造方法に適用することが可能である。
図１（ａ）は、代表的な液滴の乾燥過程を模式的に示す図であり、図１（ｂ）は、液滴の乾燥過程の他の例を模式的に示す図である。 図２は、乾燥膜のパターニング方法の一例を説明するための図である。 図３は、第１の実施形態に用いられるインクジェットヘッドの構成を示す図である。 図４は、薄膜トランジスタの製造方法の一例を説明するための工程図である。 図５は、薄膜トランジスタの製造方法の一例を説明するための工程図である。 図６は、薄膜トランジスタの製造方法の他の例について説明するための工程図である。 図７は、薄膜トランジスタの製造方法の他の例について説明するための工程図である。 図８は、電気光学装置（例：有機ＥＬ装置）を含んで構成される各種電子機器の例を示す図である。
符号の説明
８・・・液体材料、１０・・・液滴、１０２・・・基板、１０４・・・半導体膜、１０６・・・ゲート絶縁膜、１０８・・・導電膜、１１０・・・液体材料、１１２・・・乾燥膜、１１４・・・ゲート電極、１１６・・・ソース領域、１１８・・・ドレイン領域、１２０・・・チャネル領域、１２２・・・層間絶縁膜、１２４・・・ソース電極、１２６・・・ドレイン電極、１２８・・・コンタクト穴、２０２・・・基板、２０４・・・半導体膜、２０６・・・液体材料、２０６・・・乾燥膜、２０８・・・チャネル領域、２０８・・・乾燥膜、２１０・・・ソース領域、２１２・・・ドレイン領域、２１４・・・ゲート絶縁膜、２１６・・・導電膜、３００・・・インクジェットヘッド、３０２・・・駆動回路、３０４・・・ピエゾ素子、３０６・・・加圧室、３０８・・・リザーバ、３１０・・・ノズル、３１２・・・ヘッド本体、６００・・・電気光学装置、８３０・・・携帯電話、８３１・・・アンテナ部、８３２・・・音声出力部、８３３・・・音声入力部、８３４・・・操作部、８４０・・・ビデオカメラ、８４１・・・受像部、８４２・・・操作部、８４３・・・音声入力部、９００・・・テレビジョン、９１０・・・ロールアップ式テレビジョン

Claims (9)

  1. 基板上に膜形成材料を含む液滴を配置する第１工程と、
    前記液滴を乾燥し、前記配置時の液滴の径よりも狭い幅の乾燥膜を形成する第２工程と、
    前記乾燥膜をエッチング保護膜としてエッチングする第３工程と、
    を含むことを特徴とするエッチング方法。
  2. 前記第２工程の後に、前記乾燥膜の一部を除去することにより前記乾燥膜をパターニングする第４工程を含む、請求項１のいずれかに記載のエッチング方法。
  3. 請求項１又は請求項２に記載のエッチング方法を利用して微細パターンを形成する工程を含むことを特徴とする微細構造体の製造方法。
  4. 表面に導電層が形成された基板に、膜形成材料を含む液滴を配置する第１工程と、
    前記液滴を乾燥し、前記配置時の液滴の径よりも狭い幅の乾燥膜を形成する第２工程と、
    前記乾燥膜をエッチング保護膜として前記導電層をエッチングする第３工程と、
    を含むことを特徴とする導電線の形成方法。
  5. 前記エッチング保護膜が導電材料である、請求項７に記載の導電線の形成方法。
  6. 前記エッチング保護膜が非導電材料である、請求項７に記載の導電線の形成方法。
  7. 前記第２工程において、前記乾燥膜の幅が前記配置時の液滴の径の１／２以下である、請求項４〜６のいずれかに記載の導電線の形成方法。
  8. 請求項４〜７のいずれかに記載の導電線の形成方法を利用して、配線及び／又は電極を形成することを特徴とする薄膜トランジスタの製造方法。
  9. 請求項８に記載の薄膜トランジスタの製造方法を使用して薄膜トランジスタを製造する工程を含むことを特徴とする電子機器の製造方法。

JP2004241316A 2004-08-20 2004-08-20 エッチング方法、微細構造体の製造方法、導電線の形成方法、薄膜トランジスタの製造方法及び電子機器の製造方法 Expired - Fee Related JP4051631B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004241316A JP4051631B2 (ja) 2004-08-20 2004-08-20 エッチング方法、微細構造体の製造方法、導電線の形成方法、薄膜トランジスタの製造方法及び電子機器の製造方法
US11/200,162 US7510093B2 (en) 2004-08-20 2005-08-10 Method of manufacturing a wiring substrate, method of manufacturing an electro-optical device, method of manufacturing an electronic apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004241316A JP4051631B2 (ja) 2004-08-20 2004-08-20 エッチング方法、微細構造体の製造方法、導電線の形成方法、薄膜トランジスタの製造方法及び電子機器の製造方法

Publications (2)

Publication Number Publication Date
JP2006060076A true JP2006060076A (ja) 2006-03-02
JP4051631B2 JP4051631B2 (ja) 2008-02-27

Family

ID=35908675

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004241316A Expired - Fee Related JP4051631B2 (ja) 2004-08-20 2004-08-20 エッチング方法、微細構造体の製造方法、導電線の形成方法、薄膜トランジスタの製造方法及び電子機器の製造方法

Country Status (2)

Country Link
US (1) US7510093B2 (ja)
JP (1) JP4051631B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007251062A (ja) * 2006-03-17 2007-09-27 Seiko Epson Corp 金属パターン形成方法
JP2007298805A (ja) * 2006-05-01 2007-11-15 Seiko Epson Corp フォトマスク、フォトマスクの製造方法、フォトマスクの製造装置および配線基板
JP2008171800A (ja) * 2006-10-31 2008-07-24 Fei Co 荷電粒子ビーム処理用保護層
WO2014017018A1 (ja) * 2012-07-24 2014-01-30 パナソニック株式会社 分析用デバイス
JP2017033939A (ja) * 2016-09-13 2017-02-09 コニカミノルタ株式会社 平行線パターン形成方法、透明導電膜付き基材、デバイス及び電子機器

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019672A (ja) * 2004-06-02 2006-01-19 Seiko Epson Corp トランジスタの製造方法、電気光学装置の製造方法、および電子デバイスの製造方法
US11396610B2 (en) * 2015-07-03 2022-07-26 National Research Council Of Canada Method of printing ultranarrow line

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132248A (en) * 1988-05-31 1992-07-21 The United States Of America As Represented By The United States Department Of Energy Direct write with microelectronic circuit fabrication
JPH1166654A (ja) 1997-08-18 1999-03-09 Hitachi Ltd 微細構造の作製法、微細構造、磁気センサ、磁気記録媒体および光磁気記録媒体
CA2375365A1 (en) * 1999-05-27 2001-02-15 Patterning Technologies Limited Method of forming a masking pattern on a surface
GB2373095A (en) * 2001-03-09 2002-09-11 Seiko Epson Corp Patterning substrates with evaporation residues
GB2374202A (en) * 2001-04-03 2002-10-09 Seiko Epson Corp Patterning method
DE10142634A1 (de) * 2001-08-31 2003-03-20 Basf Ag Thermoelektrisch aktive Materialien und diese enthaltende Generatoren und Peltier-Anordnungen
JP2003133691A (ja) * 2001-10-22 2003-05-09 Seiko Epson Corp 膜パターンの形成方法、膜パターン形成装置、導電膜配線、電気光学装置、電子機器、並びに非接触型カード媒体
JP4281342B2 (ja) 2001-12-05 2009-06-17 セイコーエプソン株式会社 パターン形成方法および配線形成方法
JP4068883B2 (ja) 2002-04-22 2008-03-26 セイコーエプソン株式会社 導電膜配線の形成方法、膜構造体の製造方法、電気光学装置の製造方法、及び電子機器の製造方法
JP4042460B2 (ja) * 2002-04-22 2008-02-06 セイコーエプソン株式会社 製膜方法及びデバイス及び電子機器並びにデバイスの製造方法
CN100472731C (zh) 2003-02-06 2009-03-25 株式会社半导体能源研究所 半导体制造装置
JP2005028279A (ja) 2003-07-11 2005-02-03 Seiko Epson Corp 膜形成方法、デバイス製造方法、電気光学装置、並びに電子機器
JP3687663B2 (ja) 2003-07-11 2005-08-24 セイコーエプソン株式会社 膜形成方法、デバイス製造方法、電気光学装置の製造方法、及び電子機器の製造方法
JP2005028275A (ja) 2003-07-11 2005-02-03 Seiko Epson Corp 膜形成方法、デバイス製造方法、電気光学装置、並びに電子機器
US7022534B2 (en) * 2004-01-14 2006-04-04 Osram Opto Semiconductors Gmbh Optimal bank height for inkjet printing

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007251062A (ja) * 2006-03-17 2007-09-27 Seiko Epson Corp 金属パターン形成方法
JP4645492B2 (ja) * 2006-03-17 2011-03-09 セイコーエプソン株式会社 金属パターン形成方法
JP2007298805A (ja) * 2006-05-01 2007-11-15 Seiko Epson Corp フォトマスク、フォトマスクの製造方法、フォトマスクの製造装置および配線基板
JP2008171800A (ja) * 2006-10-31 2008-07-24 Fei Co 荷電粒子ビーム処理用保護層
US9263306B2 (en) 2006-10-31 2016-02-16 Fei Company Protective layer for charged particle beam processing
WO2014017018A1 (ja) * 2012-07-24 2014-01-30 パナソニック株式会社 分析用デバイス
JP5705329B2 (ja) * 2012-07-24 2015-04-22 パナソニックヘルスケアホールディングス株式会社 分析用デバイス
US9145579B2 (en) 2012-07-24 2015-09-29 Panasonic Healthcare Co., Ltd. Analyzing device
JPWO2014017018A1 (ja) * 2012-07-24 2016-07-07 パナソニックヘルスケアホールディングス株式会社 分析用デバイス
JP2017033939A (ja) * 2016-09-13 2017-02-09 コニカミノルタ株式会社 平行線パターン形成方法、透明導電膜付き基材、デバイス及び電子機器

Also Published As

Publication number Publication date
JP4051631B2 (ja) 2008-02-27
US20060037935A1 (en) 2006-02-23
US7510093B2 (en) 2009-03-31

Similar Documents

Publication Publication Date Title
US7202155B2 (en) Method for manufacturing wiring and method for manufacturing semiconductor device
US7220682B2 (en) Pattern and fabricating method therefor, device and fabricating method therefor, electro-optical apparatus, electronic apparatus, and method for fabricating active matrix substrate
KR100620881B1 (ko) 패턴 형성 방법, 디바이스의 제조 방법, 및 액티브 매트릭스 기판의 제조 방법
KR100753954B1 (ko) 배선 패턴의 형성 방법, 디바이스의 제조 방법, 및디바이스
KR101079753B1 (ko) 반도체장치 제조방법
US7510093B2 (en) Method of manufacturing a wiring substrate, method of manufacturing an electro-optical device, method of manufacturing an electronic apparatus
JP2004351272A (ja) 薄膜パターンの形成方法及びデバイスの製造方法、電気光学装置及び電子機器
JP4619060B2 (ja) 半導体装置の作製方法
JP4337744B2 (ja) 膜パターンの形成方法、アクティブマトリクス基板の製造方法
JP2005013985A (ja) 膜パターン形成方法、デバイス及びその製造方法、電気光学装置、並びに電子機器、アクティブマトリクス基板の製造方法、アクティブマトリクス基板
JP2006126692A (ja) 薄膜パターン基板、デバイスの製造方法、及び電気光学装置、並びに電子機器
JP3874003B2 (ja) 配線パターン形成方法、及び膜パターン形成方法
KR100733058B1 (ko) 박막 패턴 형성 기판, 디바이스의 제조 방법, 전기 광학장치 및 전자 기기
KR100841284B1 (ko) 금속 배선 형성 방법 및 액티브 매트릭스 기판의 제조 방법
US7521299B2 (en) Method of manufacturing transistor, method of manufacturing electro-optical device, and method of manufacturing electronic device
JP2007139995A (ja) 表示装置およびその製造方法
JP2006065021A (ja) アクティブマトリクス基板の製造方法、アクティブマトリクス基板、電気光学装置並びに電子機器
JP4572814B2 (ja) アクティブマトリクス基板とその製造方法、及び電気光学装置並びに電子機器
JP4192674B2 (ja) 薄膜パターン形成方法及びデバイスの製造方法
JP2004356320A (ja) 膜パターン形成方法、デバイス及びデバイスの製造方法、電気光学装置、並びに電子機器
JP4451270B2 (ja) 半導体装置の作製方法
JP4258648B2 (ja) 多層配線基板の製造方法、電気光学装置の製造方法、および電子機器の製造方法
JP2004342916A (ja) 薄膜パターン形成方法、デバイスとその製造方法及び電気光学装置並びに電子機器
JP2004305989A (ja) 膜パターン形成方法、デバイス及びデバイスの製造方法、電気光学装置、並びに電子機器
JP5184607B2 (ja) 配線を形成する方法及び半導体装置の作製方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070601

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070727

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071121

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101214

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101214

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111214

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111214

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121214

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121214

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131214

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees