JP2006058815A - 表示装置 - Google Patents

Abstract

【課題】有機ＥＬ素子を用いた補助配線を備えたアクティブマトリックス型の表示装置において、補助配線と駆動回路とのショートを防止し、歩留まりの向上を図る。
【解決手段】基板２上に設けられた駆動回路と、駆動回路を覆う状態で基板２上に設けられた層間絶縁膜５と、駆動回路に接続された様態で層間絶縁膜５上に配列形成された有機ＥＬ素子ＥＬと、層間絶縁膜５上における有機ＥＬ素子ＥＬ間に配置された補助配線６ａとを有する表示装置１において、駆動回路を構成する配線のうち補助配線６ａと略同電位の配線のみが、補助配線６ａに重ねて当該補助配線と平行に配置され、補助配線６ａの電位と最も電位差を有する電源線２９および信号線２５は、補助配線６ａに重ねて平行に配置されていない。
【選択図】図３

Description

本発明は、有機ＥＬ素子を発光素子として用いた表示装置に関し、特には有機ＥＬ素子が配列形成された基板と反対側から発光光を取り出すトップエミッション方式の表示装置に関する。

有機材料のエレクトロルミネッセンス（Electroluminescence ：以下ＥＬと記す）を利用した有機ＥＬ素子は、下部電極と上部電極との間に、有機正孔輸送層や有機発光層を積層させてなる有機層を設けてなり、有機ＥＬ素子を流れる電流値をコントロールすることで発色の諧調を得ている。このような有機ＥＬ素子を用いた表示装置のうち、アクティブマトリックス型の表示装置においては、画素毎に薄膜トランジスタや容量素子を備えた画素回路が設けられ、この画素回路によって有機ＥＬ素子の駆動が行われている。

図９は、上述した構成を適用した表示装置の概略を示すブロック図である。この表示装置は、有機ＥＬ素子を含む画素（画素回路）２１がマトリクス状にｍ列ｎ行配列されてなる画素アレイ部２２を有している。ここでは、図面の簡略化のために、画素アレイ部２２が３列２行の画素配列の場合を例に挙げて示している。

この画素アレイ部２２において、画素２１の各々に対して各行毎に走査線２３が配線され、各列毎にデータ線２５が配線されている。この画素アレイ部２２の周囲には、走査線２３を駆動する書き込み走査回路２６と、輝度情報に応じたデータ信号をデータ線２５に供給するデータ線駆動回路２８とが配置されている。また、画素２１の各々に対して、各行毎に電源線２９が配線されている。

図１０は、以上のようなアクティブマトリックス型の表示装置１００の層構成を示す断面図であり、図９と同一の構成要素には同一の符号を付している。この図に示すように、アクティブマトリックス型の表示装置１００は、基板２上の各画素２１に対応する位置に、画素回路を構成する薄膜トランジスタＴｒやここでの図示を省略した容量素子や抵抗素子等が設けられている。これらの素子（図面においては薄膜トランジスタＴｒ）を覆う絶縁膜３上には、トランジスタＴｒに接続された各配線、ソース電極配線４ｓ、ドレイン電極線４ｄ、さらにはこれらに接続された信号線２５や電源線２９等が、同一層として設けられている。また、トランジスタＴｒを構成する導電層、および信号線２５や電源線２９を構成する導電層により、画素回路を構成する他の配線（図示省略）が形成されている。

そして、上述した信号線２５、および電源線２９の層を覆う状態で、さらに上層の層間絶縁膜５が設けられ、この層間絶縁膜５上に有機ＥＬ素子ＥＬが設けられている。

各有機ＥＬ素子ＥＬは、層間絶縁膜５に設けた接続孔５ａを介してトランジスタＴｒに接続された下部電極６を備えている。この下部電極６は、例えばアノード電極（またはカソード電極）として用いられるものであり、画素毎にパターニングされている。また各下部電極６は、その周囲が絶縁膜パターン７で覆われて中央部のみが広く露出した状態となっている。尚、下部電極６が絶縁膜パターン７から露出している部分が発光部となり、例えばここでの画素２１に対応する部分となる。

また、各下部電極６の露出部上には、それぞれパターニングされた状態で、少なくとも発光層を備えた有機層８が積層されている。この有機層８に設けられる発光層は、当該発光層に注入された正孔と電子との再結合によって発光を生じる有機材料からなることとする。そして、このようにパターニングされた各有機層８と絶縁膜パターン７の上方に、下部電極６との間に絶縁性が保たれた状態で上部電極９が配置形成されている。この上部電極９は、カソード電極（またはアノード電極）として用いられるものであり、各有機ＥＬ素子ＥＬに共通の電極として形成されている。

以上のような層構成を有するアクティブマトリックス型の表示装置１００は基板２と反対側から光を取り出す、いわゆるトップエミッション方式として構成することが、有機ＥＬ素子ＥＬの開口率を確保する上で有効になる。また、このようなトップエミッション方式であれば、有機ＥＬ素子ＥＬの開口率が、画素回路を構成する薄膜トランジスタＴｒのレイアウトには依存しない。このため、さらに複数の素子Ｔｒを用いた画素回路を各画素２１に対応させてレイアウトすることも可能となる。

このようなトップエミッション方式の表示装置の場合、発光光が取り出される側の上部電極９には光透過率の高い導電性材料が用いられることになるが、このような材料は抵抗値が高い。これに対して、基板２側の下部電極６は反射率が高い金属等を用いて構成されている。このため、下記特許文献１に示されるように、下部電極６と同一層に補助配線６ａを設け、この補助配線６ａに上部電極９を接続させることにより、上部電極９の低抵抗化を図っている。

図１１のレイアウト図に示すように、このような補助配線６ａは、画素（２１）に対応してマトリックス状に配置された下部電極６に対して絶縁性を保った状態で、下部電極６間に格子状に設けられている。

特開２００２−３１８５５６号公報

ところで、アクティブマトリックス型の表示装置においては、図１１に示すように、下部電極６や補助配線６ａの下層に設けられた信号線２５および電源線２９、さらにこの下層に設けられた走査線２３が、補助配線６ａと平行に配線されることになる。このため、補助配線６ａに対して重なりを持った状態で当該補助配線６ａに沿って、これらの走査線２３、信号線２５、および電源線２９が配線される場合が多かった。

ところが、このように層間絶縁膜を挟んだその上下に平行に配線が設けられている場合、製造工程中における下層の配線へのダストの付着により、これらの上下の配線間がショートし易かった。

特に補助配線６ａは、上部電極（９）と同電位であり、例えばＧＮＤ電位に接地される一方で、電源線２９には数１０Ｖが印加される場合がある。このため、補助配線６ａの下部に、当該補助配線６ａに沿って電源線２９が配線されている場合には、これらの配線間の電位差によりさらにショートが発生し易かった。しかも電源線２９は、電圧降下によるユニフォーミティの劣化を防ぐために配線を太くして低抵抗化を図っており、補助配線６ａとの重なり面積が広くなることもショートが発生し易い要因となっている。そして、補助配線６ａと電源線２９とは、どちらもパネル全体を一本の配線にてレイアウトしているので、どこか一箇所にてショートしてしまっても、パネルが発光しなくなってしまう。これにより、歩留まりが低下してしまっている。

また、補助配線６ａの下部に当該補助配線６ａに沿って信号線２５が配置されている場合であっても、信号線２５には不規則な電位が印加され、補助配線６との電位差により、これらの配線間のショートが生じやすかった。

そこで本発明は、有機ＥＬ素子を用いた補助配線を備えたアクティブマトリックス型の表示装置において、補助配線と駆動回路とのショートを防止し、歩留まりの向上を図ることを目的とする。

このような目的を達成するための本発明の表示装置は、基板上に設けられた駆動回路と、この駆動回路を覆う状態で基板上に設けられた層間絶縁膜と、駆動回路に接続された様態で層間絶縁膜上に配列形成された有機ＥＬ素子と、層間絶縁膜上における有機ＥＬ素子間に配置された補助配線とを有している。そして特に、駆動回路を構成する配線のうち補助配線と略同電位の配線のみが、この補助配線に重ねて、かつ補助配線と平行に配置されることを特徴としている。

このような構成の表示装置では、補助配線の下部には、補助配線の電位に対して電位差が大きい配線や一定しない電位が印加される信号線が、当該補助配線に沿って当該補助配線に重ねて配置されることはない。したがって、補助配線と、この下層に配置された配線との間でのショートが生じ難くなる。

以上説明したように本発明の表示装置によれば、有機ＥＬ素子間に配置された補助配線と、その下層に配置された駆動回路を構成する配線との間でのショートを生じ難くすることができ、これにより表示装置を確実に全面で発光させることが可能になり、歩留まりの向上を図ることが可能になる。

以下、本発明の表示装置の実施の形態を、図面に基づいて詳細に説明する。

＜第１実施形態＞
図１は、本発明が適用されるアクティブマトリクス型有機ＥＬ表示装置の第１実施形態の回路図である。この図に示す表示装置１は、先の技術背景において図９のブロック図を用いて説明したと同様に、画素アレイ部２２に複数の画素２１がマトリクス状に配列されたものである。そして、この表示装置１において各画素２１に設けられた画素回路は、この図１に示すように、例えばカソード電極が接地電位ＧＮＤに接続された有機ＥＬ素子ＥＬと、ドレインが有機ＥＬ素子ＥＬのアノード電極に接続され、ソースが正電位（Ｖｃｃ）の電源線２９に接続された駆動トランジスタＴｒ１と、この駆動トランジスタＴｒ１のゲートと正電源電位Ｖｃｃとの間に接続された容量素子Ｃｓと、ソースが駆動トランジスタＴｒ１のゲートに、ゲートが走査線２３に、ドレインがデータ線２５にそれぞれ接続されたｎチャンネルの書込トランジスタＴｒ２とを有する構成となっている。尚、書込トランジスタＴｒ２は、電圧設定によりソースとドレインの接続状態が逆になる場合もある。

図２は、このような画素回路の動作を説明するタイミングチャートである。この図（タイミングチャート）に示すように、図１の画素回路では、選択された走査線２３に書き込み信号ＷＳを印加して書込トランジスタＴｒ２のゲート電位を制御することで、データ線２５に印加された信号電圧が駆動トランジスタＴｒ１のゲートに書込まれる。この際、駆動トランジスタＴｒ１のゲート電位は、次に走査線２３が選択されるまでの１フィールド（１ｆ）期間の間、容量素子Ｃｓによって安定的に保持される。この間、駆動トランジスタＴｒ１のゲート−ソース間電圧に応じた電流が有機ＥＬ素子ＥＬに流れ、この電流値に応じた輝度で有機ＥＬ素子ＥＬが発光し続ける。

図３は、以上のようなアクティブマトリックス型の表示装置１の層構成を示す断面図であり、図１と同一の構成要素には同一の符号を付している。

この図に示すアクティブマトリックス型の表示装置１の基本的な層構成は、先の技術背景において図１０の断面図を用いて説明したと同様であり、ここでの詳細な説明は省略する。ただしここでは、図１を用いて説明したように、電源線２９は、正電位（Ｖｃｃ）に接続されたものとなる。また、有機ＥＬ素子ＥＬの下部電極６がアノード電極として用いられており、上部電極９がカソード電極として用いられている。このため、下部電極６と同一層で構成された補助配線６ａも、カソード電極と同様に接地電位ＧＮＤに接続されることになる。そして、電源線２９は、駆動回路を構成する配線のうち、接地電位ＧＮＤに接続された補助配線６ａの電位と最も電位差を有する配線となっている。

そして、この図３に示す第１実施形態の表示装置１が、図１０に示した表示装置（１００）との異なるところは、信号線２５および電源線２９が、補助配線６ａの下部には配置されていないところにある。すなわち、信号線２５および電源線２９は、下部電極６の下部または下部電極６と補助配線６ａとの間の下部に配置されているのである。

図４には、下部電極６および補助配線６ａと、その下層の配線層のレイアウト図を示す。この図に示すように、下部電極６は、画素（２１）に対応してマトリックス状に配置されており、補助配線６ａは、この下部電極６に対して絶縁性を保った状態で、下部電極６間に格子状に設けられている。そして、信号線２５および電源線２９は、部分的に補助配線６ａを横切る状態で、上部電極６の下部または上部電極６と補助配線６ａとの隙間の下部に配線されている。尚、本第１実施形態においては、補助配線６ａの下部に、信号線２５および電源線２９と同一層で構成された配線が、補助配線６ａと平行に配置されることはない。

以上のような構成の表示装置１では、接地電位ＧＮＤに接続された補助配線６ａの下部に、この補助配線６ａの電位に対して電位差が大きい電源線２９や一定しない電位が印加される信号線２５が、補助配線６ａに重ねて平行に配置されていない。このため、補助配線６ａとこの下層に配置された配線との間でのショートを生じることはない。したがって、例えば、どちらもパネル全体を一本の配線にてレイアウトされている補助配線６ａと電源線２９とがショートすることにより、表示装置１の全画素が発光しなくなると言った不具合を防止でき、半導体装置１の歩留まりの向上を図ることが可能になる。

＜第２実施形態＞
図５は、第２実施形態の表示装置の概略を示すブロック図である。この表示装置１’は、赤（Ｒ），緑（Ｇ），青（Ｂ）各色に発光する有機ＥＬ素子を含む画素（画素回路）３１がマトリクス状にｍ列ｎ行配列されてなる画素アレイ部３２を有している。ここでは、図面の簡略化のために、画素アレイ部３２が６列２行の画素配列の場合を例に挙げて示している。

この画素アレイ部３２において、画素３１の各々に対して各行毎に走査線３３および第１駆動線３４が配線され、各行の同一発光色の画素毎に第２駆動線３５が配線されている。また、画素３１の各々に対して各行毎にオートゼロ線３６が配線され、各列毎にデータ線３７が配線されている。この画素アレイ部３２の周囲には、走査線３３を駆動する書き込み走査回路３８と、第１駆動線３４を駆動する第１駆動走査回路３９と、第２駆動線３５を駆動する第２駆動走査回路４０と、オートゼロ線３６を駆動するオートゼロ回路４１と、輝度情報に応じたデータ信号をデータ線３７に供給するデータ線駆動回路４２とが配置されている。本例では、書き込み走査回路３８および第１駆動走査回路３９が画素アレイ部３２を挟んで一方側（図の右側）に配置され、その反対側に第２駆動走査回路４０およびオートゼロ回路４１が配置された構成となっている。

また、画素３１の各々に対して、各行毎に電源線４３が配線されている。

図６は、このアクティブマトリクス型有機ＥＬ表示装置１’における画素回路（単位画素の回路）の回路図である。この図に示すように、この表示装置１’における画素回路３１は、有機ＥＬ素子ＥＬに加えて、駆動トランジスタＴｒ１、キャパシタ（画素容量）Ｃｓ１，Ｃｓ２およびスイッチングトランジスタＴｒ２〜Ｔｒ６を回路素子として有する構成となっている。駆動トランジスタＴｒ１およびスイッチングトランジスタＴｒ２〜Ｔｒ６は、Ｎチャネル電界効果トランジスタ、例えばＮチャネルＴＦＴ（薄膜トランジスタ）である。

有機ＥＬ素子ＥＬは、カソード電極が第１の電源電位（本例では、接地電位ＧＮＤ）に接続されている。駆動トランジスタＴｒ１は、有機ＥＬ素子ＥＬを発光駆動する駆動トランジスタであり、ドレインが第２の電源電位（本例では、正電位Ｖｃｃに接続された電源線４３）に、ソースが有機ＥＬ素子ＥＬのアノード電極にそれぞれ接続されてソースフォロア回路を形成している。容量素子Ｃｓ１は画素容量であり、一端が駆動トランジスタＴｒ１のゲートに、他端が駆動トランジスタＴｒ１のソースと有機ＥＬ素子ＥＬのアノード電極との接続ノードＮ１１にそれぞれ接続されている。

トランジスタＴｒ２は、ソースがデータ線３７に、ゲートが走査線３３にそれぞれ接続されている。容量素子Ｃｓ２は、一端がトランジスタＴｒ２のドレインに、他端が駆動トランジスタＴｒ１のゲートと容量素子Ｃｓ１の一端との接続ノードＮ１２にそれぞれ接続されている。トランジスタＴｒ３は、ドレインが接続ノードＮ１１に、ソースが第３の電源電位Ｖｓｓ（例えば、接地電位ＧＮＤ）に、ゲートが第１駆動線３４にそれぞれ接続されている。なお、第３の電源電位Ｖｓｓとして、負側電源電位を用いても良い。

トランジスタＴｒ４は、ドレインが正電位Ｖｃｃに接続された電源線４３に、ソースが駆動トランジスタＴｒ１のドレインに、ゲートが第２駆動線３５にそれぞれ接続されている。トランジスタＴｒ５は、ドレインが駆動トランジスタＴｒ１のドレインとトランジスタＴｒ４のソースとの接続ノードＮ１３に、ソースが接続ノードＮ１２に、ゲートがオートゼロ線３６にそれぞれ接続されている。トランジスタＴｒ６は、ドレインが第４の電源電位Ｖｏｆｓに、ソースがトランジスタＴｒ２のドレインに、ゲートがオートゼロ線３６にそれぞれ接続されている。尚、以上のトランジスタうち、トランジスタＴｒ２，Ｔｒ５，Ｔｒ６は、電圧設定によりソースとドレインの接続状態が逆になる場合もある。

図７は、このような画素回路の動作を説明するタイミングチャートである。図６の画素回路は、各回路３８〜４１の駆動により、各線３３〜３６をタイミングチャートに示すようにのように駆動する。これにより、駆動トランジスタＴｒ１のゲート・ソース間電位ＶｇｓがＶｇｓ＝Ｖｉｎｉ＋Ｖｔｈと一定値に保たれる。このため、有機ＥＬ素子ＥＬに流れる電流は変化しない。したがって、有機ＥＬ素子ＥＬのＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続けるため、有機ＥＬ素子ＥＬの輝度が変化することはない。また、閾値キャンセル期間におけるトランジスタＴｒ５の作用により、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈをキャンセルし、当該閾値電圧Ｖｔｈのバラツキの影響を受けない一定電流Ｉｄｓを流すことができるため、高画質の画像を得ることができる。

図８は、以上のようなアクティブマトリックス型の表示装置１’の層構成を示す断面図であり、図６と同一の構成要素には同一の符号を付している。

この図に示すアクティブマトリックス型の表示装置１’の基本的な層構成は、先の第１実施形態において図３の断面図を用いて説明したと同様であり、ここでの詳細な説明は省略する。ただしここでは、図６を用いて説明したように、電源線４３は、正電位（Ｖｃｃ）が印加されるものとなる。また、有機ＥＬ素子ＥＬの下部電極６がアノード電極として用いられており、上部電極９がカソード電極として用いられている。このため、下部電極６と同一層で構成された補助配線６ａも、カソード電極と同様に接地電位ＧＮＤに接続されることになる。そして、電源線４３が、駆動回路を構成する配線のうち、接地電位ＧＮＤに接続された補助配線６ａの電位と最も電位差を有する配線となっている。

そして、第１実施形態と同様に、この図８に示す第２実施形態の表示装置１’が、図１０に示した表示装置（１００）との異なるところは、信号線３７および電源線４３が、補助配線６ａの下部には配置されていないところにある。すなわち、信号線３７および電源線４３は、第１実施形態と同様に、下部電極６の下部または下部電極６と補助配線６ａとの間の下部に配置されているのである。

また、本第２実施形態においては、信号線３７および電源線４３と同一層に、第３の電源電位Ｖｓｓに接続された電源線（ここではＶｓｓとする）、および第４の電源電位Ｖｏｆｓに接続された電源線（ここではＶｏｆｓとする）が配線される。先に図６を用いて説明したように、第３の電源電位Ｖｓｓ例えば接地電位ＧＮＤに設定される。また、第４の電源電位Ｖｏｆｓは、例えば数Ｖの所定電位に保たれる。このため、これらの電源線Ｖｓｓ，Ｖｏｆｓは、駆動回路を構成する配線のうち、接地電位ＧＮＤに接続された補助配線６ａと略同電位の配線となる。尚、補助配線６ａの電位と略同電位の配線は、その画素回路を構成する複数の配線の電位の比較によって決められ、補助配線６ａの電位と同電位の配線、および最も電位差の小さい配線が選択される。

そこで、本第２実施形態においては、これらの電源線Ｖｓｓ，Ｖｏｆｓを、補助電極６ａに重ねて補助電極６ａに対して平行に配線する。尚、配線のスペースに余裕があれば、これらの電源線Ｖｓｓ，Ｖｏｆｓも、補助配線６ａの下部に補助電極６ａと平行に配置しなくても良い。

以上のような構成の表示装置１’では、接地電位ＧＮＤに接続された補助配線６ａの下部には、補助電極６ａと略同電位の電源線Ｖｓｓ，Ｖｏｆｓのみが、補助配線６ａと平行に配線されている。そして、この補助電極６ａの下部には、補助配線６ａの電位に対して電位差が大きい電源線４３や一定しない電位が印加される信号線３７が、補助配線６ａに重ねて平行に配置されていない。このため、第１実施形態と同様に、半導体装置１の歩留まりの向上を図ることが可能になる。

そして、補助電極６ａに重ねて当該補助電極６ａと平行に、補助電極６ａと略同電位の電源線Ｖｓｓ，Ｖｏｆｓをも配置しない構成であれば、補助配線６ａとその下部の配線とのショートをさらに確実に防止することができる。したがって、さらに確実に半導体装置１の歩留まりの向上を図ることが可能になる。

第１実施形態の表示装置における画素回路の構成を示す回路図である。 第１実施形態の表示装置における画素回路の動作を説明するタイミングチャートである。 第１実施形態の表示装置の構成を示す断面図である。 第１実施形態の表示装置における有機ＥＬ素子および下部電極と、その下層の配線のレイアウト図である。 第２実施形態の表示装置の概略構成を示すブロック図である。 第２実施形態の表示装置の画素回路を説明する回路図である。 第２実施形態の表示装置における画素回路の動作を説明するタイミングチャートである。 第２実施形態の表示装置の構成を示す断面図である。 表示装置の概略構成の一例を示すブロック図である。 従来の表示装置の構成を示す断面図である。 従来の表示装置における有機ＥＬ素子および下部電極と、その下層の配線のレイアウト図である。

符号の説明

１，１’…表示装置、２…基板、５…層間絶縁膜、６…下部電極、６ａ…補助配線、９…上部電極、２５，３７…信号線、２９，４３…電源線（補助配線の電位と最も電位差を有する配線）、ＥＬ…有機ＥＬ素子、Ｖｓｓ，Ｖｏｆｓ…電源線（補助電極６ａと略同電位の配線）

Claims (4)

1. 基板上に設けられた駆動回路と、当該駆動回路を覆う状態で前記基板上に設けられた層間絶縁膜と、前記駆動回路に接続された様態で当該層間絶縁膜上に配列形成された有機ＥＬ素子と、当該層間絶縁膜上における当該有機ＥＬ素子間に配置された補助配線とを有する表示装置において、
   前記駆動回路を構成する配線のうち前記補助配線と略同電位の配線のみが、当該補助配線に重ねて当該補助配線と平行に配置される
   ことを特徴とする表示装置。
2. 請求項１記載の表示装置において、
   前記補助配線は、前記有機ＥＬ素子を構成する下部電極と同一層で構成され、かつ当該有機ＥＬ素子を構成する上部電極に接続されている
   ことを特徴とする表示装置。
3. 請求項１記載の表示装置において、
   前記駆動回路を構成する配線のうち前記補助配線の電位と最も電位差を有する配線および信号線は、当該補助配線に重ねて平行に配置されていない
   ことを特徴とする表示装置。
4. 請求項１記載の表示装置において、
   有機ＥＬ素子における発光光は、前記基板と反対側から取り出される
   ことを特徴とする表示装置。
   
   

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