JP2006032923A - 改善されたエネルギーインパルス定格を有するダイオード - Google Patents

Abstract

【課題】高エネルギー電気インパルスに対して耐える過電圧保護ダイオードを提供する。
【解決手段】エネルギーパルスクランピング半導体ダイオード１６は、第１導電型で第１高濃度レベル（例えばｎ＋＋）にあるキャリア、第１主面および第１主面に対向する第２主面を有する基板２０；第１導電型で第１レベルより低い第２濃度レベル（例えばｎ＋）にあるキャリアを有し、および外面を有する半導体材料の層２２；外面に形成され、第２導電型で第３濃度レベル（例えばｐ＋）にあるキャリアを有する領域２６；第２導電型で第３濃度レベルより高い第４濃度レベル（例えばｐ＋＋）にあるキャリアを有する少なくとも１つのセル；カソード電極３０およびアノード電極２８を含む。このダイオードは最も好ましくは、カソード電極と直列で、ダイオードに熱的に結合したＰＰＴＣ抵抗器を含む過電圧保護回路に含まれる。
【選択図】図２

Description

発明の背景

発明の分野
本発明は電気回路部品に関する。より詳細には、本発明は高エネルギー電気インパルスに対してよりよく耐え得る過電圧保護ダイオードに関する。

発明へのイントロダクション
半導体ダイオードは通常、２端子のアノード−カソードデバイスとして定義される。そのようなダイオードはほとんどの場合、ｐ−ｎ接合を実現するようにｐ型ドープ（正電荷キャリアまたは「ホール（または正孔）」）およびｎ型ドープ（負電荷キャリアまたは電子）の領域または層を隣接させて半導体単結晶のウェハに形成することにより構成される。例えばｐ型エピタキシャル層をｎ型ウェハまたは基板上に形成してｐ−ｎ接合を形成でき、あるいはｎドープしたエピタキシャル層をｐドープしたウェハまたは基板上に形成してｎ−ｐ接合を形成できる。

半導体ダイオードは一般的にある電流方向（順方向バイアス）において他の方向（逆方向バイアス）よりはるかに高い電気伝導性を示す。しかしながら、一般的に「ブレークダウン（または破壊）」と呼ばれる動作状態では、ｐ−ｎダイオードまたはｐ−ｎツェナーダイオードの場合、所定の逆方向バイアス電圧レベルに達したとき（ダイオードの構成（または組立）細目による）、逆方向バイアス電流が生じ、わずかなリーク電流から著しく大きな電流へと急激に遷移する。

アバランシェブレークダウンは、キャリアの「衝撃イオン化」に起因するものであり、ダイオードの２端間の電圧差による電界が十分に高いときに半導体の空間電荷領域または空乏領域で生じるプロセスである。そのような高電界では衝撃イオン化による正味の電子／ホール発生速度が臨界値を超え、正のフィードバック機構により電流が無制限に上昇する。これと異なる現象であるツェナーブレークダウンは、電荷キャリアが、印加された逆方向バイアスにより形成されるポテンシャル障壁を越えてバンドからバンドへ量子トンネリングする（またはトンネル効果で通過する）ことに起因する。この現象は高ドープ半導体材料では比較的低い逆方向電圧レベルで生じる。この電圧はシリコンデバイスでは３〜６ボルトのオーダーである。ツェナートンネリングと衝撃イオン化との間で突然に遷移することはない。より高い逆方向バイアス電圧をｐ−ｎ接合に印加した場合、より大きな衝撃イオン化電流が生じる。

逆方向バイアス電流の大きさは、小さいリーク電流から、逆方向ブレークダウンレベルを起点とする実体的な電流まで様々であり得る。逆方向ブレークダウンレベルではｐ−ｎ接合に印加される電圧レベルは実質的に一定のままであり、これにより、そのようなダイオードを逆方向バイアス条件下で動作させつつ、電圧リファレンスとして、あるいは電圧リミッターまたは電圧調節器として機能させる。しかしながら、電流をある最大レベルに有効に制限しない限り、アバランシェブレークダウンの間に生じる電流−抵抗（Ｉ×Ｒ）加熱により半導体ダイオード構造が急速かつ永久的に劣化し、または破壊され得る。

理想的なブレークダウンが生じる臨界電界は単位立方センチメートルあたりの半導体ドーピングレベル（「／ｃｍ^３」）に対して（またはその関数として）しばしば示され、一般的には１０^１４〜１０^１８（１０の５倍（five decades））で様々である。よって、所定の（例えば負のキャリアまたはｎ＋）ドーピングレベルに対する理想的なブレークダウン電圧を示すグラフが描かれることが知られている。実際の半導体ダイオードデバイスでは構造的なエッジ効果により高電界集中を生じ、これは理想的なブレークダウン電圧を実現可能な半導体デバイスで実現できるということとかなり違っている。また、長年、当該技術分野に従事する者は理想的なブレークダウン電圧に近づけるべく、実際のデバイス構造におけるブレークダウン電圧を高くする方法を見出そうと試みている。

プレーナ型シリコンダイオードの表面における逆方向アバランシェブレークダウン電圧を高くする従来の試みの一例が「Ｐ−Ｎ半導体デバイスのためのガード接合（Guard Junctions for P-N Semiconductor Devices）」についてＫａｏらに付与された米国特許第３，３９１，２８７号に記述されている。この初期の特許では、表面電界を分離したセグメントへと分割するために１つまたはそれ以上のＰ−Ｎ接合「ガードリング」が提案され、これにより表面ブレークダウンをより高い電圧レベルで起こさせるようにした。ブレークダウン電圧を制限する問題のほとんどはシリコンチップの表面で起こることに関する問題である。よって、当該技術分野に従事する者はこういった問題の対処法がわかったため、より高い逆方向ブレークダウン電圧に耐え得るデバイスを開発することができた。

常套のツェナーダイオードは、アバランシェブレークダウン電圧レベルより低い逆方向バイアスの電気条件下にてキャパシタの対向する面に類似する平面的な層で構成された構造である必要がある。所定の半導体ダイオードをどのように構成するかによるが、アバランシェブレークダウンは常にダイオードの最も弱い箇所または領域、即ち電界（単位マイクロメートルあたりのボルトとして測定される）が最大である領域で起こる。ブレークダウン（およびＩ×Ｒ加熱）がダイオード接合の最も弱い箇所または領域に集中するようになるので、そのような弱い箇所または領域でのブレークダウンを制限または防止するための手段が従来提案されている。

逆方向アバランシェブレークダウンは半導体ダイオードが直面する１つの問題であるが、これだけが問題ではない。半導体デバイスで過剰な電力が消費された場合、これによる加熱はデバイスを損傷し、劣化させ、または破壊する。よって、もう１つの主要な問題は回路保護デバイスおよびアレンジメント（arrangement：配置または装置）にて起こることが予想される高エネルギー状態に直面したときの半導体ダイオードの残存率（survivability）である。

電気的過剰ストレスおよび静電放電問題を解決するため、多数の電気および電子デバイスが従来提案されている。従来のこれら素子のうちには、例えばセラミックキャパシタ、ツェナーダイオード、トランジェント電圧抑制（「ＴＶＳ」）ダイオードおよびサイリスタ、多層バリスタ、ガス−プラズマ・イオン化デバイスおよびショットキーダイオードなどが含まれる。ＴＶＳダイオードは代表的には、ダイオード構造を横断する正味の静電容量をより小さくするために、通常のダイオードにツェナーダイオードを直列に加えている。このようなＴＶＳダイオード／サイリスタ構造は様々な形態を有し得、例えば所定の電圧レベルで始動するように設定された自己ゲーティング（またはゲート開閉）回路を有する４または５層（ＰＮＰＮ）モノリシックシリコンデバイスであり得る。過電圧状態に対する最初の応答はクランピングまたはアバランシェ効果であり、その後速やかにクローバー（crowbar）作用が続く。電流が保持電流未満のレベルになるまでサイリスタは低インピーダンス状態にラッチしたままであり、保持電流未満のレベルになるとサイリスタは高抵抗のオフ状態に戻る。過電圧保護を提供するＰＮＰＮ定電圧ダイオードの一例がMurakamiらに付与された米国特許第５，４３０，３１１号に開示されている。言うまでもないが、これらの多層構造は極めて複雑なものとなり、また製造費用が比較的高い。

複数素子（multi-element）保護アレンジメントが、例えばLeeに付与された米国特許第４，９０１，１８３号に提案されている。そこでは、高速フューズ、金属酸化物バリスタ、容量性−誘導性（capacitive-inductive）ネットワークおよびシリコンＴＶＳデバイスを含む一連の電気／電子素子が負荷を過電圧エネルギーパルスから保護するための一連の防御を提供するように段階的な（staged）形で配置されている。集積化ＥＳＤ（または静電放電）／過電流デバイスのいくつかの態様がWhitneyらに付与された米国特許第６，６２８，４９８号に記載されている。そこに記載されているデバイスの１つは表面実装ポリマー正温度係数（polymer positive temperature coefficient：ＰＰＴＣ）抵抗器デバイスの上部に実装されたツェナーダイオードチップのようである。この特許はツェナーダイオードについて記載しているが、異なる用途に対して過電圧状態から保護するのに有用な特性を有するバリスタまたはサイリスタを用いることも提案している。Thomasらに付与され本出願人に譲渡された米国特許第６，５１８，７３１号には、２つの電気的に相互接続された回路保護素子の間を熱的に結合するために、ＰＰＴＣ抵抗器デバイスにツェナーダイオードを実装し、または熱的に接触させた態様が含まれる。

これまで解決されていない、従来のツェナーダイオードおよび逆方向アバランシェ（衝撃イオン化）ダイオードでは耐えられなかったより高いエネルギーパルス状態に耐えることのできる簡単な半導体ダイオード構造に対する要請が依然として存在する。

発明の簡単な要旨

本発明の一般的な目的は、高エネルギー電気インパルスに対して従来のダイオードよりよく耐え得る過電圧保護ダイオードを実現することにある。

本発明のもう１つの目的は、複雑な複数の接合および層を有する既存のトランジェント電圧抑制（ＴＶＳ）ダイオードおよびサイリスタより構造が簡単で製造費用が高くないエネルギーパルス吸収過電圧保護ダイオードを提供することにある。

本発明のもう１つの目的は、ダイオードで生じる熱をＰＰＴＣ抵抗素子へ直接に伝導させ、高抵抗状態にトリップするのを促進し、およびこれにより負荷をエネルギーパルスから保護するのを助長するように、ＰＰＴＣ抵抗素子を含む保護回路にて使用するための改良されたエネルギーパルス吸収過電圧保護ダイオードを提供することにある。

本発明のもう１つの目的は、異なる特性を有する、シリコンチップにて互いに電気的および熱的に有効に近接した少なくとも１対の領域を有し、第１の領域は第２の領域が電気パルスのエネルギーを吸収し始める前に電気パルスのエネルギーを吸収し始めるようになっている改良されたエネルギーパルス吸収過電圧保護ダイオードを提供することにある。この好ましい構成により、チップはエネルギーパルスに対して段階的に応答でき、この結果、エネルギーパルスに応答して生じた熱をチップに亘ってより均一に分散させて、保護ダイオードの残存率をより高くすることができる。

本発明の原理および要旨による半導体デバイスは、第１導電型で第１高濃度レベル（例えばｎ＋＋）にあるキャリア、第１主面および第１主面に対向する第２主面を有する半導体材料でできた平面基板（またはプレーナ基板）；第１主面上に形成され、第１導電型で第１レベルより低い第２濃度レベル（例えばｎ＋）にあるキャリアを有し、および外面を有する半導体材料でできたエピタキシャル層または平面基板の連続部；外面に形成され、および第１所定深さまで延在し、および第２導電型で第３濃度レベル（例えばｐ＋）にあるキャリアを有する少なくとも１つの領域；外面に形成され、および第２所定深さまで延在し、および第２導電型で第３濃度レベルより高い第４濃度レベル（例えばｐ＋＋）にあるキャリアを有する少なくとも１つのセル；エピタキシャル層の外面に形成された第１電極層（例えばカソード電極）；および半導体基板の第２主面に形成された第２電極層（例えばアノード電極）から本質的に成る。

この半導体デバイスは複数の高ドープされたセルであって、それ程高くなくドープされた単一の領域によって、またはそれ程高くなくドープされた複数の領域によって、互いに分離されたセルを含み得る。高ドープされたセルの深さは、それ程高くなくドープされた領域（単数または複数）の深さより大きく、これと同等、またはこれより小さくてよい。代表的な半導体デバイスは、例えばカソード電極と直列に電気的に接続され、および半導体デバイスに直接接触することによりこれと熱的に結合したポリマー正温度係数（ＰＰＴＣ）抵抗要素（または素子）を含む過電圧保護回路に含まれることが使用および動作のために最も好ましい。

本発明のこれらおよび他の目的、利点、要旨および特徴は添付の図面と共に示す好ましい態様の詳細な説明を考慮することでより十分に理解および認識されるであろう。

発明の詳細な説明

本発明者らは過電圧エネルギーパルスに応答するダイオードの耐熱性能を改善するダイオードチップレイアウトおよび構成を見出した。このダイオードはエピタキシャル成長または不純物拡散により形成される抵抗率のより高い領域（例えばｐ＋領域）を含む。より高い（heavy：または高濃度もしくは大量）ドーピングをダイオードのセル領域（例えばｐ＋＋）に行って、逆方向バイアス電圧ブレークダウンレベルでのツェナートンネリングおよび／または衝撃イオン化を確実にする。チップ温度が上昇すると、それほど高くなく（less heavily：または低濃度に）ドープされた（ｐ＋）領域はより高くドープされた（ｐ＋＋）セル領域より前にイントリンシック（オーミック）遷移温度に達し、よって、アノード−カソード電流はチップ・ダイのこれらのそれほど高くなくドープされた領域を通じて集められる。この電流の移動により、それほど高くなくドープされた領域における温度を上昇させ、これにより、温度をチップ・ダイに亘ってより均一に分散させ、およびそれほど高くなくドープされた領域のオーミック電流−電圧挙動に影響を及ぼす。イントリンシック／ツェナー電圧レベル比はドーピング濃度、領域およびセルのダイレイアウトおよびダイオード・ダイの温度放散能力（放熱（heat sinking））によって異なる。

図１は代表的なシャント調整回路１０を示す。ここで、回路１０はエネルギー源（または電源）１２と負荷１４との間に電気的に接続され、そして回路１０にはシャント調整−保護ダイオード素子（または要素）１６、例えば本発明の原理による逆方向バイアスされたアバランシェブレークダウンダイオードまたはツェナーダイオードが含まれる。また、回路１０には一連の抵抗素子１８、最も好ましくはＰＰＴＣ抵抗素子も含まれる。素子１６は最も好ましくはＰＰＴＣ抵抗素子１８に熱的に結合し、これは例えば本出願人に譲渡された上記米国特許第６，５１８，７３１号（この開示内容は参照することにより本明細書中に組み込まれる）に教示されるように素子１６のダイをＰＰＴＣ抵抗素子と直接に物理的に接触させることによって実施される。

エネルギーパルスまたはスパイクにおけるようなユニポーラの過電圧状態が生じると、大量の電流がダイオード１６を通って流れ始める。本明細書にて使用する場合、用語「過電圧」はエネルギーパルスの電圧レベルがダイオード１６の逆方向アバランシェブレークダウン定格（rating）またはツェナートンネリング定格より上であることを意味するものとする。この電流によりダイオード１６で急激な熱の集積が起こる。熱的に結合しているためにダイオードの熱はＰＰＴＣ素子１８に伝導する。エネルギーパルスによる短い加熱インターバルの後、ＰＰＴＣ素子１８は「トリップ」温度に達し、そしてその際に電気抵抗が急激に増加する。ＰＰＴＣ素子１８がトリップ状態になったとき、調整ダイオード１６および負荷１４を流れる電流が実質的に低減される。本発明の原理によれば、エネルギーパルスに応答して加熱はダイオード１６の構造全体に亘ってより均一に分散し、これにより、従来のツェナーダイオードデバイスの場合に比べ、より多くのエネルギーを吸収し、より長い初期加熱インターバル中、不可逆的な損傷または故障を招くことなくより多量の熱に耐えることができる。

図２は本発明の原理によるツェナーダイオード１６を形成する代表的な構造を示す。この多層ダイオード１６には、例えば高ドープされたｎキャリアシリコンウェハまたはチップなどの半導体基板（または基材）２０が含まれる。基板２０上には、それほど高くなくドープされたｎキャリアシリコンのエピタキシャル層２２が形成される。エピタキシャル層２２には少なくとも１つの、および好ましくは一連の高ドープされたｐキャリアセル２４が形成されて、高ドープされたｎキャリアシリコン基板２０の物理的および電気的近傍へ延びている。低（light：または低濃度もしくは少量）ドープされたｐキャリア領域２６が高ドープされたセル２４の間で延在する。複数のセル２４および領域２６は図２、５および６に交互配置で示すが、適切に曲がった、または他の連続的な形態を有し、およびチップに亘って分布し、それ以外の部分が領域２６を形成している単一のセル２４も本発明の範囲に属する。領域２４およびセル２６を形成するエピタキシャル層２２中への相対的な接合ドーピング深さは所望のダイオード特性によって異なり得る。図２および１２に示すように、高ドープされたセル２４の深さはその間に挟まれたそれほど高くなくドープされた領域２６の深さより大きいが、例えば図１１のドーピング濃度のグラフに示すような逆の構成も本発明の意図する範囲内にある。底部金属電極層（アノード）２８はシリコン基板２０の下側主面と同一の広がりを有するように形成することが好ましく、また、上部金属導体層（カソード）３０はセル２４および領域２６の外面と同一の広がりを有し、これに電気的に接続されるように形成することが好ましい。

図２の例では、チップ基板２０は高ドープされた負のキャリアのｎ型材料であり、これは少なくとも１０^２０ｎ型ドーパントイオン／ｃｍ^３（Ｎ＋＋）のオーダーにある。エピタキシャル層２２はそれほど高くなくドープされた負のキャリアのｎ型材料であり、これは約１０^１７ドーパントイオン／ｃｍ^３（Ｎ＋）のオーダーにある。高い正のキャリアのｐドープされたセル２４は１０^２１〜１０^１５／ｃｍ^３の範囲にあり、およびより低くドープされた正のキャリアのｐドープされた領域２６は１０^２０〜１０^１５／ｃｍ^３のオーダーにあり、これらは例えば図１１および１２に示すように距離に依存する。

過電圧エネルギーパルスに応答して、高ドープされたセル２４によって、図２に記号「Ｉ」を付してセル２４から延びる矢印で示すようにｐ＋＋セル２４から下方に隣接した基板のｎ＋＋領域への各パス（または経路）を通る初期ツェナートンネリング（または場合によっては逆方向アバランシェブレークダウン）が確実に起こる。

エネルギーパルスインターバル中、およびダイオードチップ１６にて温度が上昇するとき、より低くドープされた領域２６が基板およびエピタキシャル層を形成するシリコン原子が電子を放出し始める遷移温度に達し、リーク電流が増大して、ｐ領域２６とｎ＋領域２２との間にエネルギーまたはポテンシャル障壁が存在しないレベル（本明細書において、双方向性の低抵抗、高電流が認められる「イントリンシック」または「オーミック」状態と言うものとする）に達し得る。領域２６に形成されたダイオードがイントリンシック・オーミック状態に達すると（これは高ドープｐ＋＋セル２４における場合より低い基板温度で起こる）、ツェナー構造を通る電流（および局所加熱）はその際にチップ構造全体に亘ってより均一に分散するようになる。低ドープｐ＋領域２６がイントリンシック（オーミック）高温度に達すると、図２に領域２６を分断するＴ矢印で示すように、電流はこのような双方向オーミック領域を通って集まるようになる。

オーミック領域を通る電流は温度を上昇させ得、よって、オーミック様のＩ−Ｖ挙動に影響を及ぼす。実際、エネルギーパルスに応答したダイオード１８のイントリンシック／ツェナー電圧比はダイオードデバイスのドーピング、ダイ・レイアウトおよび温度／放熱によって異なり得る。改良された逆方向バイアス動的および定常状態電流分散を低および高チップ温度にて確保することによって、本発明の原理により作製されたダイオードは改良された高温度耐性を有し、および最終的には、過電圧高エネルギーパルスに遭ったときに常套のツェナーダイオードより残存率が高くなる。

より一層理解を助けるため、図３はダイオード１６を象徴的に２つのダイオードに分断したものであり、一方は低ドープ領域２６（左側ダイオード）を含み、他方は高ドープセル２４（右側ダイオード）を含む。正の電位（またはポテンシャル）を電極２８に付与し、負の戻りパスを電極３０とすることによって、これら２つのダイオードに逆方向バイアスを印加すると、次の２つの空乏領域が形成される：それほど高くなくドープされた左側ダイオードにおけるより幅の広い領域Ａ１およびより高くドープされた右側ダイオードにおけるより幅の狭い領域Ａ２。逆方向バイアス電圧が増大するにつれて、あるレベルに達し（図４におけるＶ_Ｂ２）、アバランシェ電流またはトンネル電流が右側ダイオードで流れ始めるが、左側ダイオードでは流れない第１臨界電界に達する。この臨界電界は、理想的な右側ダイオードにおいてそのメタラジカル接合（metallurgical junction）（Ｊ）の付近で生じる。電圧が増大するにつれて、アバランシェ電流またはトンネル電流が左側ダイオードでも同様に流れ始める第２臨界電界（図４におけるＶ_Ｂ１）に達する。よって、双方のダイオードを流れる複合電流が得られ、これは図４のグラフにおけるインターセプトポイント（ＩＰ）から始まっている。

図３の２つのダイオードを本発明のダイオード１６のように同一構造体にて隣接する別個の領域として形成する場合、セル２４における加熱は隣接する領域２６に速やかに移動され、およびこの加熱は左側ダイオードの臨界電界電圧特性を小さくし、ならびに左側ダイオードのリーク電流を増大させる傾向にある。第２臨界電圧レベルＶ_Ｂ１に達し、双方のダイオード部分が導電性であるとき、内部の熱はチップ１６の全体に亘って従来より均一に分散し、これにより、ダイオード１６の高エネルギーパルスに耐える能力が増強される。

図３の左側ダイオードは右側ダイオードより低くドープされているので、左側ダイオードがイントリンシックまたはオーミック特性に遷移する遷移温度（例えば約３５０℃）に左側ダイオードが達する。この遷移温度はより高くドープされた右側ダイオードの遷移温度（例えば６００℃〜７００℃）より低い。実際問題、ダイオード１６により放散されるエネルギーを最大限のレベルに留めなければ、ダイオード１６は最終的に溶けて破壊されることになる。本明細書中に説明するような本発明者らの新規なダイオード構造によれば、代表的なダイオード１６は我々の認識している従来のダイオードより高エネルギーパルスによく耐えられるということを本発明者らは見出した。１つの好ましい適用では、ダイオード１６は、接続されているＰＰＴＣデバイスがトリップして電流源１２とダイオード１６（および負荷１４）との間に直列に極めて高い電気抵抗を付与するのに十分な時間間隔の間中、高いエネルギーパルスに対してよりよく耐えられる。図１の例について説明したように、ダイオード１６をＰＰＴＣ抵抗器デバイス１８に有効に熱的に結合した場合、ダイオード１６の残存率が更に増大する。

図５は低ドープ領域２６の列により高ドープセル１４を列状に離間して規定したダイオード１６の配置を示す。この例では、３つの別個の領域２６が４つのセル２４を離間させている。図６はダイオード１６のもう１つの配置を示し、この場合、連続する単一の低ドープ領域２６で離間させた、例えば１６個の高ドープ略方形セル２４が存在する。方形箱形セル２４を例示の目的で示しているが、このセルは、例えば丸形または円筒形であっても同等に十分である。従って、セルおよび領域は幾何学的に矩形または方形の箱形である必要はなく、縁部が直線状であろうと、曲線状の縁部を有し、および／または曲がって（または波状になって）いようと、幅広く様々なその他の固体幾何学的形状に従うことが可能である。

図７（FIG. 7）は図１の回路におけるシャントダイオード１６および負荷１４に生じる逆方向バイアス過電圧パルスを示す。レベルＶｚｔ１およびＶｚｍは、パルス持続時間の間の連続する時間間隔におけるダイオード１６のアノードおよびカソード電極間の電圧レベルを意味する。図８（FIG. 8）はダイオード１６に流れる電流をグラフで示し、および図９（FIG. 9）はエネルギーパルス源１２から供給される入力電圧をグラフで示す。

Ｖｒパルス源（パルス発生器１２）が十分に低い電源インピーダンスを有していれば、時間期間ｔ１の経過後、ダイオード温度はイントリンシックドーピング状態に対応するレベルにまで増加し得る。そのような上昇した温度では、領域２６におけるＰＮ接合の逆方向遮断能力は著しく低減され、または失われ、そしてカソード−アノードパスはオーミック挙動を示す。イントリンシック電力放散およびダイオード１６のダイからの助長加熱によりＰＰＴＣ素子１８の電気抵抗が増加する。ＰＰＴＣ素子１８の抵抗が増加すると、ダイオードの電力放散は減少する。時間ｔ１より後の時間ｔ２においてｐ−ｎ接合はその電圧遮断能力のほとんどを回復し、これにより、ダイオード１６を流れる電流が減少する。

電流Ｉｚおよび電圧Ｖｒの波形の形状および振幅比は、例えばパルス源の特性、ダイオード１６のドーピングレベル、チップ・レイアウトおよびダイオード／ＰＰＴＣ回路アレンジメントの熱特性などによって異なっていてよい。図７Ａ（FIG. 7A）、８Ａ（FIG. 8A）および９Ａ（FIG. 9A）は電流が制限されたエネルギーパルス源を用いた場合のＶｒ、ＩｚおよびＶｉｎ波形をそれぞれ示す。この例では、出力電圧Ｖｒ（図７Ａ）は部分的に折り畳まれており、例えば時間ｔ３にてＰＰＴＣ素子１８が極めて高い抵抗状態に「トリップ」した後に回復している。ダイオード１６を通る電流は一定のままであるが（図８Ａ）、入力電圧は時間ｔ１およびｔ３の間で変わることになる（図９Ａ）。

図１０Ａ〜１０Ｅはダイオード１６のような高エネルギークランプダイオードを作製するためのプロセス手順を順番に簡略化して示す。図１０Ａは最初の一連のプロセス工程を示す。ｎ型高ドープシリコンウェハ１２０をエピタキシャル層成長に付す。ｎ＋＋ウェハ１２０の上面にエピタキシャルｎ＋層１２２が成長する。このｎ＋層１２２はｎ＋＋ウェハ１２０より低いドーピング濃度を有する。層１２２を高ドープｎ＋＋として示すが、高ドープｐ＋＋ウェハであって、それほど高くなくドープされたｐ＋エピタキシャル層を有するウェハを同様に用いてよい。エピタキシャル層１２２の上面に二酸化シリコンの層１２３を成長させる。エピタキシャル層１２２の厚さはある範囲で異なっていてよいが、この例におけるエピタキシャル層の厚さは約５ミクロンである。二酸化シリコン層１２３は約１ミクロン厚さである。

元となる（starting）ウェハまたは基板はなるべく最小限の抵抗率（最大限のドーピングレベル）を有し、よって、ダイオードの全寄生直列抵抗に対するウェハ（チップ）の寄与が最小限になるように選択することが好ましい。従って、エピタキシャル層は同じ型のキャリアでより低いドーピングレベルを示し、あるいは反対の極性のキャリアドーピングを有する必要がある。ある回路保護用途においてより大きな直列抵抗を許容し得る場合、より低いドーピングレベルを有する基板を用い、および上側のエピタキシャル層をなくすことによって、ドーピングレベルを犠牲にしてよい。この別の手法は得られる保護ダイオードの製造コストをより低くするものと考えられる。

図１０Ｂは第２の一連のプロセス工程を示す。常套のマスキングおよびエッチング技術を用いて、二酸化シリコン層１２３に開口部１２５を規定する。この開口部は、プロセス後のウェハ１２０に形成され、およびこれから得られる完成した各ダイオードの活性領域に相当する面積を有するものである。実際、この開口部は１ｍｍ×１ｍｍの範囲にあるが、これより大きくても、小さくてもよい。ｐキャリアイオン注入（または打ち込み）および短距離拡散を実施して層１２７を形成する。ｐ＋キャリア層１２７をｎ＋エピタキシャル層１２２に形成するために任意の常套のドーピング技術を用いてよい。

図１０Ｃは第３の一連のプロセス工程を示す。フォトレジストマスク１２９を形成し、図１０Ｂの工程により規定したダイオード領域１２５に開口部１３１を規定するようにパターン形成する。パターン形成したフォトレジストマスク１２９により規定した開口部を通じてｐ＋キャリアイオン注入を実施する。注入量は、新たにドープした領域１２４におけるドーピングレベルが領域１２７のドーピングレベルを超えるように選択する。

図１０Ｄは第４の一連のプロセス工程を示す。常套の技術を用いてフォトレジスト層１２９を除去し、そして拡散工程を実施する。拡散工程により、ダイオード１６の高ドープされたセル領域２４およびそれほど高くなくドープされた領域２６が形成される。この例においてｐ＋＋開口部は代表的には約１５ミクロン幅であるが、所定のダイオードデザインに応じて他の幅および長さを用いてよい。セル２４の最終的な接合深さは約２ミクロンである。

図１０Ｅは最後の一連のプロセス工程を示す。上部コンタクトメタライゼーションを適用してカソード電極３０を形成し、および底部コンタクトメタライゼーションを適用してアノード電極２８を形成する。その後、ダイオード１６の個々のダイを得るために、ウェハを「ダイシング（diced）」する。このダイは個々の電気部品としてパッケージングしてよく、または上述のようにＰＰＴＣ抵抗素子１８などの抵抗素子に直接結合してよい。

図１１および１２は、代表的なダイオード１６を作製する際に用い得る２つのタイプの単位立方センチメートルあたりのドーピング不純物分布を示す。図１１はセル２４のｐ＋＋濃度が領域２６のｐ＋層より短い距離で層２２へ延びていることを示す。図１２は図２に模式的に示すように、セル２４のｐ＋＋濃度がｐ＋領域２６より長い距離で層２２へ延びていることを示す。参考例としてドーピングの値を示しているが、意図する用途または利用可能なプロセス性能および条件に応じてより高いまたはより低い値を用いてよい。

図５および６に示す本明細書にて説明した構造レイアウトの代替物および少なくとも２つの異なる逆方向電圧ブレークダウンゾーンをダイオードチップの表面に分配するという基本的概念は、ダイオード１６などのエネルギークランプダイオードのみならず、逆方向バイアス電圧および高電流密度下にて高温で動作させる必要のある他の形態のダイオードにも用いることができる。

以上、本発明の好ましい態様について説明してきたが、これにより、本発明の目的が十分に達せられることが理解され、また、本発明の多くの構成上の改変ならびに幅広く様々である態様および用途が本発明の概念および範囲を逸脱することなく当業者に示唆されていることが当業者に理解されるであろう。そのため、本明細書における開示および説明は単なる例示であって、本発明をいかように制限することも意図したものではない。

図１は本発明の原理による、ＰＰＴＣ素子を逆方向アバランシェまたはツェナーブレークダウン保護ダイオード素子に熱的ならびに電気的に結合したシャント構成の過電圧保護回路の概略回路ダイアグラムである。 図２は本発明の原理による改良されたエネルギーパルス耐性ダイオードの立面部分拡大図である。 図３は図２のダイオード構造の２つの典型的なダイオード部分の部分拡大模式図および概略回路である。 図４は図３のモデルの逆方向ブレークダウンＩＶ特性を示すグラフ（縦軸ｌｏｇスケール）である。 図５は図２の原理による半導体ダイオード構造の１つの好ましい例の拡大模式上面図である。 図６は図２の原理による半導体ダイオード構造の２つめの好ましい例の拡大模式上面図である。 図７（FIG. 7）は図１の保護回路に印加される逆方向バイアス過電圧パルスの出力電圧対時間のグラフである。図７Ａ（FIG. 7A）は電流が制限された電源に過電圧パルスを適用した場合の出力電圧のグラフである。 図８（FIG. 8）は図７（FIG. 7）の逆方向バイアス過電圧パルスの電流対時間のグラフである。図８Ａ（FIG. 8A）は図７Ａ（FIG. 7A）に示す逆方向バイアス過電圧パルスの電流対時間のグラフである。 図９（FIG. 9）は図７（FIG. 7）の逆方向バイアス過電圧パルスの入力電圧対時間のグラフである。図９Ａ（FIG. 9A）は図７Ａ（FIG. 7A）に示す逆方向バイアス過電圧パルスの入力電圧対時間のグラフである。 図１０Ａは本発明の図２の原理を組み入れたダイオードを構成するための一連のプロセス工程を示す。 図１０Ｂは本発明の図２の原理を組み入れたダイオードを構成するための一連のプロセス工程を示す。 図１０Ｃは本発明の図２の原理を組み入れたダイオードを構成するための一連のプロセス工程を示す。 図１０Ｄは本発明の図２の原理を組み入れたダイオードを構成するための一連のプロセス工程を示す。 図１０Ｅは本発明の図２の原理を組み入れたダイオードを構成するための一連のプロセス工程を示す。 図１１は図１０Ａ〜１０Ｅのプロセス手順により作製されたダイオードに適用可能な単位立方センチメートルあたりのドーピングプロファイルの例を示す。 図１２は図１０Ａ〜１０Ｅのプロセス手順により作製されたダイオードに適用可能な単位立方センチメートルあたりのドーピングプロファイルの例を示す。

Claims (15)

1. （ａ）第１導電型で第１高濃度レベルにあるキャリア、第１主面および該第１主面に対向する第２主面を有する半導体材料でできた平面基板；
   （ｂ）該第１導電型で該第１レベルより低い第２濃度レベルにあるキャリアを有し、および外面を有する半導体材料でできた層であり、その１つは該基板中または上にて該第１主面に隣接する層；
   （ｃ）該外面に形成され、および第２導電型で第３濃度レベルにあるキャリアを有する少なくとも１つの領域；
   （ｄ）該外面に形成され、および該第２導電型で該第３濃度レベルより高い第４濃度レベルにあるキャリアを有する少なくとも１つのセル；
   （ｅ）該外面に形成された第１電極層；および
   （ｆ）該第２主面に形成された第２電極層
   から本質的に成る、半導体デバイス。
2. （ａ）第１導電型で第１所定濃度レベルにあるキャリア、第１主面および該第１主面に対向する第２主面を有する半導体材料でできた平面基板；
   （ｂ）該第１主面に形成され、および第２導電型で第２所定濃度レベルにあるキャリアを有する少なくとも１つの領域；
   （ｃ）該第１主面に形成され、および該第２導電型で該第２濃度レベルより高い第２濃度レベルにあるキャリアを有する少なくとも１つのセル；
   （ｄ）該第１主面に形成された第１電極層；および
   （ｅ）該第２主面に形成された第２電極層
   から本質的に成る、半導体デバイス。
3. 前記少なくとも１つの領域は前記層へ第１所定深さまで延び、および前記少なくとも１つのセルは前記層へ第２所定深さまで延びている、請求項１に記載の半導体デバイス。
4. （ａ）前記第２所定深さは前記第１所定深さより大きく、または（ｂ）前記第２所定深さは前記第１所定深さ以下である、請求項３に記載の半導体デバイス。
5. 前記第１導電型の前記キャリアはｎキャリアであり、および前記第２導電型の前記キャリアはｐキャリアである、請求項１または２に記載の半導体デバイス。
6. 前記第１導電型の前記キャリアはｐキャリアであり、および前記第２導電型の前記キャリアはｎキャリアである、請求項１または２に記載の半導体デバイス。
7. 前記デバイスは前記領域により互いに分離された複数のセルを含む、請求項１または２に記載の半導体デバイス。
8. 前記デバイスは複数のセルおよび複数の領域を含み、および該複数のセルは該複数の領域により互いに分離される、請求項１または２に記載の半導体デバイス。
9. 前記層は前記基板上に形成されたエピタキシャル層を含む、請求項１に記載の半導体デバイス。
10. 前記デバイスの前記電極の少なくとも一方は回路保護要素に電気的に接続され、および該デバイスは回路保護要素と熱的に接触し、好ましくは該回路保護要素はポリマー正温度係数（ＰＰＴＣ）抵抗要素を含む、請求項１または２に記載の半導体デバイス。
11. 保護回路において逆方向バイアス電圧アレンジメントに接続され、および所定の逆方向バイアス電圧レベルを超える電圧を有するエネルギーパルスを吸収し、該パルスを熱に変え、そして該熱を該回路保護要素に伝導させるように動作する、請求項１０に記載の半導体デバイス。
12. 前記第１電極はカソード接続部を形成し、および前記第２電極はアノード接続部を形成し、ならびに該カソード接続部と直列に電気的に接続され、および前記デバイスに直接接触することにより該デバイスと熱的に結合したポリマー正温度係数（ＰＰＴＣ）抵抗要素を更に含み、好ましくはＰＰＴＣ抵抗要素が電源と負荷との間で直列に接続された過電圧保護回路を含み、および前記半導体デバイスは該負荷に並列に接続されている、請求項５に記載の半導体デバイス。
13. 平面基板は負のキャリアの少なくとも約１０^２０ｎ型ドーパントイオン／ｃｍ^３を有するｎ型ドーピング材料であり；エピタキシャル層は負のキャリアの約５×１０^１７ドーパントイオン／ｃｍ^３を有するｎ型ドーピング材料であり；少なくとも１つの領域は正のキャリアの１０^２０〜１０^１５ドーパントイオン／ｃｍ^３の範囲にあるｐ型ドーパントを有するｐ型ドーピング材料であり；および少なくとも１つのセルは正のキャリアの５×１０^２１〜１０^１５ドーパントイオン／ｃｍ^３の範囲にあるｐ型ドーパントを有するｐ型ドーピング材料である、請求項５に記載の半導体デバイス。
14. （ａ）第１導電型で第１高濃度レベルにあるキャリア、第１主面および該第１主面に対向する第２主面を有する半導体材料でできた平面基板を形成する工程；
    （ｂ）該第１主面上に半導体材料でできたエピタキシャル層を、第１導電型で該第１レベルより低い第２濃度レベルにあるキャリアおよび外面を有して形成する工程；
    （ｃ）該外面に少なくとも１つの領域を、第２導電型で第３濃度レベルにあるキャリアを有して形成する工程；
    （ｄ）該外面に少なくとも１つのセルを、該第２導電型で該第３濃度レベルより高い第４濃度レベルにあるキャリアを有して形成する工程；
    （ｅ）該外面に第１電極層を形成する工程；および
    （ｆ）該第２主面に第２電極層を形成する工程
    を含む、半導体デバイスを製造するための方法。
15. （ａ）第１導電型で第１所定濃度レベルにあるキャリア、第１主面および該第１主面に対向する第２主面を有する半導体材料でできた平面基板を形成する工程；
    （ｂ）該第１主面に少なくとも１つの領域を、第２導電型で第２所定濃度レベルにあるキャリアを有して形成する工程；
    （ｃ）該第１主面に少なくとも１つのセルを、該第２導電型で該第２濃度レベルより高い第２濃度レベルにあるキャリアを有して形成する工程；
    （ｄ）該第１主面に形成された第１電極層を形成する工程；および
    （ｅ）該第２主面に形成された第２電極層を形成する工程
    を含む、半導体デバイスを製造するための方法。
    

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