CN115132723A - 半导体器件和包括该半导体器件的esd保护器件 - Google Patents

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Abstract

本发明涉及一种半导体器件、静电放电保护器件以及器件。更具体地说，本发明涉及一种特别适合作为静电放电保护用部件的半导体器件。该半导体器件的特征在于，其包括第一结构，该第一结构包括：第二电荷类型的第三半导体区域；第一电荷类型的第四半导体区域，其与第三半导体区域间隔开；以及第一连接元件，其被配置为将第三半导体区域电连接到第四半导体区域，其中第三半导体区域被布置在第一半导体区域和第四半导体区域之间，并且其中第四半导体区域被布置在第二半导体区域和第三半导体区域之间。

Description

半导体器件和包括该半导体器件的ESD保护器件
技术领域
本发明涉及一种静电放电保护器件。更具体地说，本发明涉及一种特别适合作为静电放电保护用部件的半导体器件。
背景技术
电子器件和电路例如由于所述器件(或电路)与不同带电的物体之间的紧密接触，或者由于所述器件(或电路)与所述物体之间的介电质的击穿而可能遭受静电放电(ESD)事件，从而导致突然的电流。由于ESD事件的突然放电而引起的过电流会对敏感电子器件造成显著和/或永久的损坏。
ESD保护器件可用于防止对电子器件或电路的这种损坏。例如，专用ESD保护器件可以并联地电连接到电子器件以分流ESD电流。作为选择，ESD保护电路可以与所述电子器件集成到单个集成电路(IC)中。图1示出了示例性配置，其中ESD保护器件30连接在例如电子电路40(例如IC)的信号线41和轨线(rail line)42之间。
通常，ESD保护器件或电路具有相对高的电流处理能力，并且通过允许所述电流的大部分替代地流过ESD保护器件来防止或限制由于ESD事件引起的电流流过敏感电子器件。同时，ESD保护器件应当将(多个)敏感电子器件内的电压限制到足够低的水平，以防止损坏要保护的连接的电子器件。
二极管是用于ESD保护目的常用部件。通常，ESD保护二极管具有一个或多个单位单元。图2示出了现有技术中已知的二极管1的单位单元的示例。这里，二极管1包括半导体主体(本体)2，其中例如通过离子注入的方式布置第一电荷类型的第一半导体区域3A和第二电荷类型的第二半导体区域3B。第一半导体区域3A可以对应于二极管1的阳极，并且第二半导体区域3B可以对应于二极管1的阴极。如图2所示，第一半导体区域3A和第二半导体区域3B彼此间隔开距离d。
此外，二极管1包括被配置为提供到第一半导体区域3A的电接触的第一接触元件4A，以及被配置为提供到第二半导体区域3B的电接触的第二接触元件4B。第一接触元件4A和第二接触元件4B可以形成为金属层堆叠的金属层。第一接触元件4A和第二接触元件4B也可以分别被称为二极管1的端子，即，阳极端子和阴极端子。
通常，第一半导体区域3A和第二半导体区域3B以及第一接触元件4A和第二接触元件4B构造成叉指状条带(interdigitated stripes)，其中一对相邻条带可以被称为单位单元。
在ESD事件开始时，二极管1必须通过用移动电荷载流子(即来自阳极的空穴和来自阴极的电子)填充半导体主体2来从高阻抗状态切换到低阻抗状态，从而减小半导体主体2的电阻并且允许ESD电流流过二极管1。在半导体主体2被移动电荷载流子充满(flooded)之前，半导体主体2上的电压急剧上升，这又导致二极管1的端子之间的电压降上升。在ESD事件的至少一部分期间，所述电压可能大大超过与二极管相关联的正向电压。这种现象可以被称为瞬态过电压，并且可能至少部分地归因于如下事实：例如由于所述移动电荷载流子的有限数量和有限迁移率而不能立即发生半导体主体2被移动电荷载流子充满。通常，对于阳极和阴极之间的更大距离，半导体主体2被移动电荷载流子填充需要更多时间。因此，二极管1上的过电压的持续时间和大小极大地取决于阳极和阴极之间的距离，即，第一半导体区域3A和第二半导体区域3B之间的距离d。这种瞬态过电压可能会损坏连接到二极管1的电路中的各种电子部件或包括所述二极管的相应ESD保护电路。例如，过电压可能会显著损坏包括在要受二极管1或包括该二极管的ESD保护电路保护的器件或电路中的场效应晶体管(FET)的栅极氧化物。
一种用于减少上述电压过冲(overshoot)的方法是减小阳极和阴极之间的距离d。然而，这样做另外导致了第一接触元件4A和第二接触元件4B之间的寄生电容的增加，从而增加总的器件电容并且使受保护的器件或电路的性能降低。这在仅可以容忍有限的电容性负载以免传输速度降低的高速应用中可能是特别有害的，这些高速应用诸如为高速通信接口(例如，通用串行总线(USB)或Thunderbolt)。
换言之，在第一接触元件4A和第二接触元件4B之间的寄生电容与ESD事件期间可能发生的过电压之间存在折衷。换言之，为了在ESD事件期间使ESD敏感电路或器件中的电压保持为低于给定水平，二极管1的阳极和阴极或者包括该二极管的ESD保护器件或电路应当紧密地布置在一起。然而，这种紧密的布置将增加ESD敏感电路或器件的电容性负载。
应当理解，除了图2所示的半导体器件之外的半导体器件(诸如半导体控制整流器(SCR)二极管或双极结型晶体管(BJT))同样可能容易受到由于电流的突然流动而引起的瞬态过电压的影响，因此可能经历与上面参照图2的二极管1所讨论的相同的折衷。特别地，半导体器件中的端子之间的距离通常是所述半导体器件的切换速度以及所述端子之间的电容的重要因素。
发明内容
本发明的目的是提供一种用于件防止或限制上述问题的半导体器件。
该目的是利用根据权利要求1的二极管实现的，其特征在于，一个或多个单位单元中的至少一个单位单元包括第一结构，该第一结构包括：第二电荷类型的第三半导体区域、第一电荷类型的第四半导体区域、以及被配置为将第三半导体区域电连接到第四半导体区域的第一连接元件，其中，第三半导体区域被布置在第一半导体区域和第四半导体区域之间，并且其中，第四半导体区域被布置在第二半导体区域和第三半导体区域之间。
在ESD事件期间，根据本发明的半导体器件将首先在第一模式下操作，在该第一模式期间半导体主体没有被充分地充满(移动电荷载流子)。在该第一模式下，电流将主要从第一半导体区域流到第三半导体区域，通过第一连接元件从第三半导体区域流到第四半导体区域，并且从第四半导体区域流到第二半导体区域。在下文中，该电流路径被称为间接电流路径。换言之，第一连接元件用作形成间接电流路径的旁路元件，电流可以流过该间接电流路径，直到半导体主体的电阻由于注入到所述半导体主体中的电荷载流子而变得足够低。例如，如果半导体器件是二极管型半导体器件，则半导体器件在第一模式下的操作通常对应于两个二极管的串联组合，其中一个二极管的阳极和阴极分别被布置为第一和第三半导体区域，并且另一个二极管的阳极和阴极分别被布置为第四和第二半导体区域。
在半导体主体已经充分地充满移动电荷载流子之后，本发明的半导体器件将在第二模式下操作。在该第二模式期间，使用直接电流路径，即直接从第一半导体区域到第二半导体区域的电流路径。例如，该直接电流路径在上述两个二极管的串联连接中是不可用的。除了从第一和第二半导体区域注入的移动电荷载流子之外，第一结构允许从第三和第四半导体区域注入移动电荷载流子。
第一和第二接触元件通常被设计为能够处理给定的最大电流密度。通常，第一和第二半导体区域每个都构造成指状物。类似地，第一和第二接触元件可以构造为具有分别对应于第一和第二半导体区域的指状物图案的指状物。此外，这些指状物与半导体器件的一侧的单个第一接触焊盘和半导体器件的相反侧的单个第二接触焊盘交叉以用于外部连接。通过每个指形接触元件的最大电流密度可以由Imax/(n×Afinger)计算，其中Imax是ESD事件期间的假定最大电流，n是指状物的数量，并且Afinger是每个指形接触元件的截面面积，该截面面积对应于每个指形接触元件的宽度乘以高度(或厚度)。这里，注意，指状物的长度是沿第一半导体区域到第二半导体区域的方向取得的，并且指状物的宽度是垂直于该方向取得的。
通过第一连接元件的最大电流密度可由Imax/(n×Aconnection)计算，其中Aconnection是第一连接元件的截面面积，该截面面积对应于第一连接元件的宽度乘以高度。通常，第一连接元件的宽度基本上等于第一和第二接触元件的宽度，并且显著大于第一和第二接触元件的长度。因此，对于相同的最大电流密度，第一连接元件的高度可以选择为比第一和第二接触元件的高度小得多。结果，第一接触元件和第一连接元件之间的电容将显著低于半导体器件的在使其第一和第二接触元件分别以与第一和第三半导体区域间的距离相似的距离分开的情况下的电容，并且第二接触元件和第一连接元件之间的电容将显著低于半导体器件的在使其第一和第二接触元件分别以与第四和第二半导体区域间的距离相似的距离分开的情况下的电容。因此，本发明的半导体器件由于间接电流路径而呈现较低的过电压，同时对电容仅具有较小的影响。
半导体主体可以是未掺杂的、本征的或半本征的半导体区域，或者可以是第一或第二电荷类型的半导体区域。半导体主体的掺杂剂浓度可以基本上小于第一至第四半导体区域中的每个半导体区域的相应掺杂剂浓度。每个单位单元可以基于第一接触元件和第二接触元件之间的电压差而在第一状态和第二状态下操作。例如，第一状态可以是半导体器件的导通状态或启用状态，而第二状态可以是半导体器件的阻断状态或停用状态。例如，如果半导体器件是二极管，则第一状态可以是正向状态，在该状态下向第一和第二接触元件上施加正向电压，而第二状态可以是反向状态或阻断状态，在该状态下向第一和第二接触元件施加反向电压。
因此，由于在第二状态下半导体主体中的电荷载流子的数量显著更少，所以第一接触元件和第二接触元件之间的电阻在第二状态下可以显著大于在第一状态下。当从第一状态转变到第二状态时，第一至第四半导体区域每个都可以被配置为将它们各自的电荷类型的电荷载流子注入到半导体主体中。
在一些实施例中，每个单位单元形成PiN二极管。作为选择地，每个单位单元还可以包括包围第一半导体区域的第二电荷类型的第一额外半导体区域，以及包围第二半导体区域的第一电荷类型的第二额外半导体区域，从而形成半导体控制整流器“SCR”二极管。在又一替代方案中，每个单位单元还可以包括第三额外半导体区域，其中第三额外半导体区域被第一半导体区域包围，从而形成双极结型晶体管“BJT”。
第一结构沿着指状物长度的尺寸不需要等于所述指状物的长度。例如，第一结构(即，第三和第四半导体区域)可以具有小于指状物长度的宽度。在这种情况下，一个或多个单位单元中的至少一个单位单元可以包括布置在第一和第二半导体区域之间的多个所述第一结构。多个第一结构可以沿着与从第一半导体区域到第二半导体区域的方向垂直的方向彼此间隔开。换言之，多个第一结构可以沿着所述指状物的“长度”而布置在指状物之间。
当半导体器件包括两个或更多个单位单元时，半导体器件还可以包括一个或多个第二结构，该第二结构包括第一电荷类型的第五半导体区域、第二电荷类型的第六半导体区域、以及被配置为将第五半导体区域电连接到第六半导体区域的第二连接元件。一个或多个第二结构中的每个第二结构可以被布置在半导体器件的相应的相邻单位单元对之间。此外，第五半导体区域可以被布置在第六半导体区域和所述相邻的单位单元对中的一个单位单元的第二半导体区域之间，并且第六半导体区域可以被布置在第五半导体区域和对应于所述相邻的单位单元对中的另一单位单元的第一半导体区域之间。
通过在半导体器件的相邻单位单元之间包括第二结构，也可以将电荷载流子在单位单元的第一半导体区域与相邻单位单元的第二半导体区域之间的区域处注入到半导体主体中。因此，例如当半导体器件的单位单元被布置为并行的指状物时，也能够减少由单位单元的第一半导体区域和相邻单位单元的第二半导体区域形成的半导体器件结构的切换时间。
一个或多个单位单元中的至少一个单位单元还可以包括第三结构，该第三结构包括第二电荷类型的第七半导体区域、第一电荷类型的第八半导体区域、以及被配置为将第七半导体区域电连接到第八半导体区域的第三连接元件。
第三结构可以被布置在第一半导体区域与第一结构之间，并且第七半导体区域可以被布置在第一半导体区域与第八半导体区域之间。作为选择地，第七半导体区域可以被布置在第一半导体区域和第三半导体区域之间，并且第八半导体区域可以被布置在第二半导体区域和第四半导体区域之间。在另一实施例中，第七半导体区域可以被布置在第一半导体区域和第三半导体区域之间，并且第八半导体区域可以被布置在第三半导体区域和第四半导体区域之间。优选地，第一至第八半导体区域中的每个半导体区域可以沿着从第一半导体区域至第二半导体区域的第一方向和/或沿着垂直于第一方向的第二方向彼此相互间隔开。如果需要，第一和第三连接元件可以沿着第二方向而相对于彼此偏移，以避免第一和第三连接元件之间的电接触。
第七半导体区域可以沿着第一和第二方向而与第三半导体区域间隔开，并且第一和第三半导体区域之间的距离可以小于第一和第七半导体区域之间的距离。类似地，第八半导体区域可以沿着第一和第二方向而与第四半导体区域间隔开，并且第四和第二半导体区域之间的距离可以小于第八和第二半导体区域之间的距离。可选地，第三连接元件可以物理地连接到第一连接元件，和/或一个或多个单位单元中的至少一个单位单元还可以包括布置在第三和第七半导体区域之间并且连接到第三和第七半导体区域的第二电荷类型的第一中间半导体区域和/或布置在第四和第八半导体区域之间并且连接到第四和第八半导体区域的第一电荷类型的第二中间半导体区域。在后一种情况下(包括中间半导体区域的情况下)，所述(多个)单位单元还可以包括中间连接元件，该中间连接元件被配置为将第一中间半导体区域电连接到第二中间区域，该中间连接元件优选地联接到第一和第二连接元件。
在该最后的实施例中，布置在第一和第二半导体区域之间的结构在第一和第二半导体区域之间的距离方面上变化，并且这些结构在第二方向上变化。在沿着该第二方向的每个位置处，仅单个结构被布置在第一和第二半导体区域之间。以这种方式，在单个半导体器件内可以改变载流能力和电容之间的折衷。相比于在第一和第二半导体区域之间具有单个间隔且在第一和第二半导体区域之间具有多个结构的半导体器件，这可以允许达到更好的折衷。
在上述实施例中，由于额外的电荷载流子被注入到半导体主体中，第三结构进一步减少了单位单元启用所需的时间。
一个或多个单位单元中的每个单位单元的第一接触元件可以相互电连接。附加地或者作为选择地，一个或多个单位单元中的每个单位单元的第二接触元件可以相互电连接。
第一连接元件和/或(如果适用的话)第二连接元件和/或第三连接元件可以包括导电材料，导电材料通常是铝、铜、金、银、多晶硅、钨和钛中的一种。
导电材料被布置在半导体主体的一部分的顶部上和对应的半导体区域的顶部上。
作为选择地，半导体器件可以包括金属层堆叠。金属层堆叠可以包括：一个或多个金属层，该一个或多个金属层使用一个或多个绝缘层中的相应绝缘层而彼此相互分离并且与半导体主体相互分离；以及一个或多个导通孔，该一个或多个导通孔用于电连接金属层堆叠的不同层级上的金属层并且用于将金属层堆叠中的最低层金属层连接到半导体主体。第一连接元件和/或(如果适用的话)第二连接元件和/或第三连接元件可以使用金属层堆叠来形成。此外，导电材料的至少一部分可以通过一个或多个绝缘层中的绝缘层或通过空气而与半导体主体分离。
一个或多个单位单元的第一接触元件和第二接触元件可以使用金属层堆叠来形成。在这种情况下，用于形成第一接触元件和/或第二接触元件的金属层的数量可以大于用于形成第一连接元件和/或(如果适用的话)第二连接元件和/或第三连接元件的金属层的数量。
第一连接元件和/或(如果适用的话)第二连接元件和/或第三连接元件可以包括电阻器，优选地包括具有可调电阻的电阻器，或者包括可切换器件(诸如场效应晶体管(FET))。
例如，如果使用可调电阻器，则该可调电阻器的电阻可以由控制器控制。控制器可以被配置为在检测到ESD事件发生时，例如基于半导体器件上的电压(例如，过电压)，来控制电阻器的电阻。在这种情况下，可以减小可调电阻器的电阻以允许电流流过相应的连接元件。
类似地，如果使用可切换器件(例如，FET)，则可切换器件可以由控制器控制。控制器可以被配置为基于ESD事件是否发生而将可切换器件设定为接通状态或阻断状态，以便分别允许或防止电流流过相应的连接元件。第一至第四半导体区域，以及(如果适用的话)第五至第八半导体区域可以是离子注入区域。
第一电荷类型可以对应于p型掺杂并且第二电荷类型可以对应于n型掺杂，或者第一电荷类型可以对应于n型掺杂并且第二电荷类型可以对应于p型掺杂。
一个或多个单位单元中的每个单位单元彼此可以基本上相同。附加地或者作为选择地，半导体主体可以基于硅(Si)、碳化硅(SiC)、氮化镓(GaN)和砷化镓(GaAs)技术中的一种。
根据本发明的另一方面，提供了一种ESD保护器件，该ESD保护器件被配置为并联电连接到电子电路并且保护所述电子电路免受ESD事件的影响。ESD保护器件包括一个或多个如上限定的半导体器件。ESD保护器件可以是封装器件。
根据本发明的又一方面，提供了一种器件，该器件包括集成在半导体主体中的电子电路以及一个或多个如上限定的半导体器件。该一个或多个半导体器件集成在半导体主体中，并且连接到电子电路以保护所述电子电路免受ESD事件的影响。该器件可以是封装器件。
附图说明
接下来，将参照附图描述本发明，其中：
图1是包括连接到要保护的电路的ESD保护器件的示意图；
图2是本领域已知的二极管的剖视图；
图3A和图3B是根据本发明的实施例的二极管的单位单元的剖视图；
图4是根据本发明的实施例的包括四个单位单元的二极管的顶视图；
图5A是根据本发明的另一实施例的相邻单位单元之间的二极管的一部分的剖视图；
图5B是根据本发明的另一实施例的二极管的顶视图；
图6A至图6D示出了在模拟ESD事件期间的不同时刻的图3A或图4的单位单元中的电荷载流子浓度；
图7示出了在模拟ESD事件期间二极管电压随时间的变化；
图8是根据本发明的另一实施例的二极管的顶视图；
图9A至图9C是根据本发明的各种实施例的二极管的剖视图；
图10A是根据本发明的实施例的半导体控制整流二极管的剖视图；并且
图10B是根据本发明的实施例的双极结型晶体管的剖视图。
具体实施方式
以下将参照附图。应当注意，相同的附图标记可以用于表示相同或相似的部件。
图3A示出了半导体器件100的单位单元20(类似于图2中所示的二极管1)的剖视图，该单位单元20包括布置在半导体主体2中的第一电荷类型的第一半导体区域3A和第二电荷类型的第二半导体区域3B。
半导体主体2可以是未掺杂(即本征)半导体材料，或者可以相对于第一半导体区域3A和第二半导体区域3B轻掺杂有第一电荷类型的掺杂剂或第二电荷类型的掺杂剂。
单位单元20还包括第一结构5，该第一结构包括第二电荷类型的第三半导体区域6A、第一电荷类型的第四半导体区域6B、以及被配置为将第三半导体区域6A电连接到第四半导体区域6B的第一连接元件7。
第一电荷类型可以对应于p型掺杂，并且第二电荷类型可以对应于n型掺杂，反之亦可。为了简单起见，在本说明书的其余部分中，假设第一电荷类型是p型，并且假设第二电荷类型是n型。由于图3A中所示的单位单元20对应于二极管结构，因此第一半导体区域3A(和/或第一接触元件4A)对应于单位单元20的阳极，并且第二半导体区域3B(和/或第二接触元件4B)对应于单位单元20的阴极。
在ESD事件期间，半导体主体2内部(即，在单位单元20的阳极和阴极之间)的电势随时间变化，其中单位单元20的阳极附近的电势大于单位单元20的阴极附近的电势。一旦第三半导体区域6A和半导体主体2之间的结(junction)上的电势超过所述结的内建电势，电子(即，n型电荷载流子)将开始注入到半导体主体2中，这些电子在单位单元20的第一半导体区域3A处被收集。
由于第三半导体区域6A电连接到第四半导体区域6B，所以注入的电子的电荷由等量的空穴(即，p型电荷载流子)补偿，这些空穴在第四半导体区域6B和半导体主体2之间的结处流入半导体主体2，这些空穴在单位单元20的阴极处被收集。
因此，第一结构5使得能够在单位单元20的阴极和阳极之间(诸如在阴极和阳极之间的中间区域处或中间区域附近)注入移动电荷载流子，而不是仅从单位单元20的外端用电荷载流子充满半导体主体2。换言之，第一结构5使得能够相对于常规半导体器件(例如，图2的二极管1)以更快的速率用电荷载流子来充满半导体主体2。
由于第三半导体区域6A和第一半导体区域3A之间的距离以及第四半导体区域6B和第二半导体区域3B之间的距离小于单位单元20的阳极和阴极(即，第一半导体区域3A和第二半导体区域3B)之间的距离，因此显著地降低了由于ESD事件引起的瞬态过电压的大小和持续时间。此外，第一结构5允许第一半导体区域3A和第二半导体区域3B进一步间隔开，使得相应的半导体器件的单位单元20的有效电容受到限制。
在图3A中，第一连接元件7被示出为与第一接触元件4A和第二接触元件4B类似的线连接件，诸如通过金属层堆叠中的金属层的连接。然而，本发明不限于此。第一连接元件7可以附加地或者作为选择地包括可切换器件(诸如FET)，或者可以包括电阻器(诸如可调节或可调谐电阻器)，第三半导体区域6A和第四半导体区域6B通过该可切换器件或该电阻器而电连接。
图3B示出了根据本发明的另一实施例的单位单元20的剖视图。图3B与图3A的不同之处在于，第一连接元件7被布置在半导体主体2的顶部上，而不是与半导体主体2分离(例如，通过空气或绝缘层)。例如，第一连接元件7可以是诸如金属或多晶硅材料等导电材料，该导电材料沉积在半导体主体2的一部分的顶部上，以便电连接第三半导体区域6A和第四半导体区域6B。由于第三半导体区域6A和第四半导体区域6B之间的半导体主体2最多被轻掺杂，因此在该位置处，几乎没有电流穿过连接元件7和半导体主体2之间的结。
图4示出了包括多个单位单元20(例如，如图3A和/或图3B所示的单位单元20)的半导体器件100(例如，二极管)的顶视图。在该实施例中，单位单元20的第一半导体区域3A和第二半导体区域3B以叉指状图案布置。即，半导体器件100包括在半导体主体2中沿水平方向延伸的、第一半导体区域3A和第二半导体区域3B的多个交替条带。如图4所示，每个单位单元20的第一接触元件4A部分地延伸远离其各自的单位单元20，并且能够在半导体器件100的一端处相互电连接，从而提供半导体器件100的单个第一端子。类似地，每个单位单元20的第二接触元件4B可以部分地延伸远离其各自的单位单元20，并且能够例如在半导体器件100的相反端处相互电连接，以提供半导体器件100的单个第二端子。半导体器件100例如可以是二极管，其中第一端子对应于二极管的阳极端子，并且第二端子对应于二极管的阴极端子。
可选地，可以在一个或多个单位单元20中省略第一结构5。在这种情况下，单位单元20的包括相应第一结构5的部分与半导体器件100的不具有第一结构5的其余单位单元相比，可以响应于ESD事件而相对快速地启用。通过改变具有第一结构5的单位单元20和不具有第一结构5的单位单元的比例，可以调节半导体器件100的电容和半导体器件100的过电压限制能力之间的折衷。另外，一个或多个单位单元不需要是相同的。
在图5A中，示出了半导体器件100的具有至少两个单位单元20的部分的剖视图。特别地，图5A示出了一对相邻的单位单元中的二极管单位单元的阴极(即，第二半导体区域3B)，以及所述一对相邻的单位单元中的另一个二极管单位单元的阳极(即，第一半导体区域3A)。
尽管图5A所示的阳极和阴极对应于不同的单位单元，但是所述阳极和阴极与半导体主体2一起也可以用作二极管，类似于单独的单位单元20中的二极管。在一些实施例中，相邻单位单元之间的距离可以等于或类似于单独的单位单元20的阴极和阳极之间的距离，使得每个单位单元20不仅单独地用作二极管，而且利用其阳极和/或阴极分别与相邻单位单元20的阴极和/或阳极形成基本相同的二极管结构。
为此，当半导体器件100包括两个或更多个单位单元20时，半导体器件100可以包括一个或多个第二结构8，该第二结构包括第一电荷类型的第五半导体区域9A、第二电荷类型的第六半导体区域9B、以及被配置为将第五半导体区域9A电连接到第六半导体区域9B的第二连接元件10。第二结构8可以是第一结构5的水平镜像但在其它方面与第一结构5是相同的形式，并且可以具有与第一结构5基本相同的功能。
在图5B中，示出了半导体器件100的顶视图，其与图4中的顶视图的不同之处在于，根据图5A的第二结构8被布置在相邻的单位单元20对之间。如图5B所示，利用四个单位单元20，即，利用四个“指状物”，实现了总共七个并行的半导体器件结构。更一般地，半导体器件100可以包括N个单位单元20，从而形成总共2N-1个并行的半导体器件结构。在一些实施例中，可以省略一些第二结构8，使得第二结构8仅布置在一些相邻的单位单元20对之间。
在图6A至图6D中，示出了在模拟ESD事件期间的不同时刻处的单位单元20的半导体主体2内的电荷载流子浓度的示例。特别地，图6A至图6D中所示的半导体主体2中的较暗的阴影表示较大的电荷载流子浓度。应当理解，特别是当半导体主体2是未掺杂的或(半)本征半导体区域时，或者当半导体主体2相对于第一至第四半导体区域3A、3B、6A和6B掺杂得相对较低时，p型电荷载流子(即，空穴)的电荷载流子浓度可以类似于n型电荷载流子(即，电子)的电荷载流子浓度。因此，如图6A至图6D所示，半导体主体2中的阴影区域可以对应于半导体主体2内的空穴浓度和电子浓度中的任一个。
在ESD事件之前，单位单元20被关闭，并且半导体主体2基本上没有移动电荷载流子。如图6A所示，在ESD事件开始之后不久，由于半导体主体2中的电势上升，电荷载流子开始注入半导体主体2，从而降低了半导体主体的电阻。
在一段时间之后，达到图6B中的电荷载流子浓度。由于第一结构5，额外的电荷载流子被注入到第一半导体区域3A和第二半导体区域3B之间的半导体主体2中。结果，在第一半导体区域3A和第三半导体区域6A之间的区域以及在第二半导体区域3B和第四半导体区域6B之间的区域中的电荷载流子浓度急剧增加，从而减小了所述区域中的半导体主体2的电阻。结果，尽管半导体主体2没有完全充满电荷载流子，但是所述区域与第一连接元件7相结合允许电流从第一接触元件4A流到第二接触元件4B。这种操作模式被称为前述的第一模式。
如图6C和图6D所示，半导体主体2中的电荷载流子浓度相对于图6B进一步增加，直到半导体主体2的电阻充分降低到允许大部分ESD电流从第一半导体区域3A经由半导体主体2的布置在第三半导体区域6A和第四半导体区域6B之间的部分流到第二半导体区域3B。一旦半导体主体2完全且基本上均匀地充满电荷载流子，使得相对于流过半导体主体2的电流，几乎没有电流流过第一结构5，则半导体器件100以前述的第二模式操作。
图7示出了在二极管的情况下，在模拟ESD事件期间半导体器件100上的电压与时间的关系曲线，用标有正方形的实线表示。水平轴线对应于从ESD事件开始以秒计的流逝时间，而竖直轴线对应于二极管上的以伏特计的电压。此外，为了比较，图7还示出了在模拟ESD事件期间，根据图2的二极管1的第一参考二极管和第二参考二极管上的电压与时间的关系。第一参考二极管和第二参考二极管的不同之处在于，第一参考二极管的第一半导体区域3A和第二半导体区域3B之间的距离小于第二参考二极管的第一半导体区域3A和第二半导体区域3B之间的距离。与第一参考二极管对应的瞬态过电压用没有标记的实线表示，并且与第二参考二极管对应的瞬态过电压用标有圆的实线表示。
对于第一参考二极管，阳极和阴极之间的距离被设定为2微米，而对于第二参考二极管，阳极和阴极之间的距离被设定为6微米。对于半导体器件100，第一半导体区域3A和第二半导体区域3B之间的距离等于6微米。此外，第一半导体区域3A和第三半导体区域6A之间的距离、第三半导体区域6A和第四半导体区域6B之间的距离以及第二半导体区域3B和第四半导体区域6B之间的距离等于2微米。
如图7所示，尽管半导体器件100的第一半导体区域3A和第二半导体区域3B之间的距离大于第一参考二极管的第一半导体区域3A和第二半导体区域3B之间的距离，但是瞬态过电压的大小和持续时间没有显著增加。另一方面，通过比较第一参考二极管和第二参考二极管可以看出，当第一结构5不包括在二极管中时，由于第一半导体区域3A和第二半导体区域3B之间的增加的距离而导致的性能劣化是显著的。
在图8中，示出了根据本发明的另一实施例的半导体器件100的顶视图。在该实施例中，除了第一结构5之外，单位单元20还包括第三结构11。
图9A至图9C示出了除了第一结构5之外还包括所述第三结构11的单位单元20的示例性剖视图。第三结构11包括第二电荷类型的第七半导体区域12A、第一电荷类型的第八半导体区域12B、以及被配置为将第七半导体区域12A电连接至第八半导体区域12B的第三连接元件13。
在单位单元20中第三结构11的各种构造是可能的。在图8所示的实施例中，单位单元20内的第一结构5和第三结构11可以沿着阳极和阴极的长度(即，指状物的长度)间隔开。即，单位单元20可以包括仅包括第一结构5的部分和仅包括第三结构11的部分。
在该实施例中，如图8中的虚线所示，第一结构5和第三结构11的一个或多个部件还可以互连。例如，单位单元20可以包括第二电荷类型的第一中间半导体区域，该第一中间半导体区域布置在第三半导体区域6A和第七半导体区域12A之间并且连接到第三半导体区域6A和第七半导体区域12A。附加地或者作为选择地，单位单元20可以包括第一电荷类型的第二中间半导体区域，该第二中间半导体区域布置在第四半导体区域6B和第八半导体区域12B之间并且连接到第四半导体区域6B和第八半导体区域12B。
第一结构5可以比第三结构11宽。例如，第三半导体区域6A可以比第七半导体区域12A更靠近第一半导体区域3A(即，阳极)。附加地或者作为选择地，第四半导体区域6B可以比第八半导体区域12B更靠近第二半导体区域3B。
尽管在图8中仅示出了每个单位单元20中的一个第一结构5和一个第三结构11，但是本发明不限于此。例如，多个第一结构5和多个第三结构11可以沿着第一半导体区域3A和第二半导体区域3B的长度交替地布置，以便形成沿着第一半导体区域3A和第二半导体区域3B的长度相对于第一半导体区域3A和第二半导体区域3B具有不同关联距离的曲折组合结构。
作为选择地，第一结构5和第三结构11具有相同或相似的宽度，而不是具有不同的宽度。例如，参照图9A，第一结构5和第三结构11可以彼此相同，并且可以串联布置在单位单元20的阳极和阴极之间。在图9A中，第三结构11布置在单位单元20的阳极和第一结构5之间，并且第一结构5布置在单位单元20的阴极和第三结构11之间。
参照图9C，第三结构11可以被布置为使得第七半导体区域12A被布置在单位单元20的第三半导体区域6A和第四半导体区域6B之间，并且第八半导体区域12B被布置在单位单元20的第二半导体区域3B和第四半导体区域6B之间。
在一些实施例中，单位单元20中的第一结构5和第三结构11可以沿着第一半导体区域3A和第二半导体区域3B的整个长度延伸。例如，参照图9A和图9B，第一连接元件7和第三连接元件13不相交，使得对应的第一结构5和第三结构11可以沿着阳极和阴极的整个长度延伸而不被阻挡。
应当理解，根据图3至图5B以及图8至图9C的本发明的实施例中所示的构思可容易地组合在单个半导体器件中。例如，一些单位单元20可以包括第一结构5和第三结构11两者，而其它单位单元20可以仅包括第一结构5。此外，在相邻的单位单元20对之间可以包括第四结构，第四结构相对于第二结构8的构造可以与第三结构11相对于第一结构5的构造基本上相同。
此外，在上述的实施例和相应的附图中，第一结构5的第三半导体区域6A和第四半导体区域6B被示出为彼此间隔开。然而，本发明不限于此。作为替代，第三半导体区域6A和第四半导体区域6B也可以彼此相邻布置。这同样适用于第二结构8和第三结构11的相应半导体区域。
注意，尽管在以上描述中，根据本发明的半导体器件被描绘为(PiN)-二极管，但是本发明不限于此。本领域技术人员应当理解，本发明同样适用于其它类型的半导体器件，诸如双极结型晶体管(BJT)、半导体控制整流器(SCR)二极管(即，晶闸管)和其中半导体主体(其中布置有半导体器件)充满电荷载流子以便启用半导体器件的其它半导体器件。在这些半导体器件中，本发明可以通过将额外的电荷载流子注入半导体主体中而类似地将过电压限制到可接受的水平。
图10A示出了根据本发明的SCR二极管单位单元的剖视图。图10A的剖视图与图3A中的剖视图的不同之处在于，第一半导体区域3A被第二电荷类型的第一额外半导体区域14包围，并且在于第二半导体区域3B被第一电荷类型的第二额外半导体区域15包围。因此，对应于SCR二极管的PNPN结构(或NPNP结构)形成于第一接触元件4A与第二接触元件4B之间。作为选择地，第二额外半导体区域15可以替代地包围第一额外半导体区域14，并且第二半导体区域3B直接接触半导体主体2。
图10B示出了根据本发明的BJT单位单元的剖视图。图10B的剖视图与图3A的剖视图的不同之处在于，第一半导体区域3A包围第二电荷类型的第三额外半导体区域16。因此，对应于BJT的PNP(或NPN)结构形成于第一接触元件4A与第二接触元件4B之间。
根据本发明的第一结构5用于与参照图3A至图9C讨论的半导体器件中类似的目的。即，第二电荷类型的电荷载流子从第三半导体区域6A注入并在第一半导体区域3A处被收集，而同时第四半导体区域6B注入第一电荷类型的电荷载流子(这些电荷载流子在第二半导体区域3B处被收集)，从而限制在电流的突然流动期间(诸如由ESD事件导致的电流期间)第一接触元件4A和第二接触元件4B上的瞬态过电压。此外，第二结构8和第三结构11可以类似地包括在与图10A和图10B所示的器件相对应的半导体器件中。
注意，图10A所示的半导体器件或图10B所示的半导体器件的顶视图可以基本上对应于图4、图5B和图8中的任何一个的顶视图。即，可以使用以类似于上面参照图4、图5B和图8的顶视图讨论的二极管的单位单元20的以指状构造布置的多个单位单元来形成BJT或SCR二极管。
第一至第八半导体区域中的每一个的掺杂剂浓度可以在1e17-5e20cm-3的范围内。半导体主体2的掺杂剂浓度可以等于或小于5e16cm-3。
以上，已经使用本发明的详细实施例解释了本发明。然而，应当理解，本发明不限于这些实施例，并且在不偏离由所附权利要求限定的本发明的范围的情况下，可以进行各种修改。

Claims (15)

1.一种半导体器件(100)，包括布置在半导体主体(2)中的一个或多个单位单元(20)，其中，每个单位单元(20)包括：
第一电荷类型的第一半导体区域(3A)；
第一接触元件(4A)，所述第一接触元件被配置为提供到所述第一半导体区域(3A)的电接触；
第二电荷类型的第二半导体区域(3B)，所述第二半导体区域(3B)与所述第一半导体区域(3A)间隔开；以及
第二接触元件(4B)，所述第二接触元件被配置为提供到所述第二半导体区域(3B)的电接触，
其特征在于，所述一个或多个单位单元(20)中的至少一个单位单元还包括第一结构(5)，所述第一结构包括：
所述第二电荷类型的第三半导体区域(6A)；
所述第一电荷类型的第四半导体区域(6B)；以及
第一连接元件(7)，所述第一连接元件被配置为将所述第三半导体区域(6A)电连接到所述第四半导体区域(6B)，
其中，所述第三半导体区域(6A)被布置在所述第一半导体区域(3A)和所述第四半导体区域(6B)之间，并且其中，所述第四半导体区域(6B)被布置在所述第二半导体区域(3B)和所述第三半导体区域(6A)之间。
2.根据权利要求1所述的半导体器件(100)，其中，所述半导体主体(2)是未掺杂的、本征的或半本征的半导体区域，或者其中，所述半导体主体(2)是所述第一电荷类型的或所述第二电荷类型的，其中，所述半导体主体(2)的掺杂剂浓度基本上小于所述第一半导体区域至所述第四半导体区域(3A、3B、6A、6B)中的每个半导体区域的相应掺杂剂浓度，
其中，每个单位单元(20)基于所述第一接触元件(4A)与所述第二接触元件(4B)之间的电压差而能够在第一状态和第二状态下操作，
由于在所述第一状态下所述半导体主体(2)中的电荷载流子的数量显著更少，所以所述第一接触元件(4A)和所述第二接触元件(4B)之间的电阻在所述第一状态下显著大于在所述第二状态下，
当从所述第一状态转变到所述第二状态时，所述第一半导体区域至所述第四半导体区域(3A、3B、6A、6B)中的每个半导体区域均被配置为将它们各自的电荷类型的电荷载流子注入到所述半导体主体(2)中。
3.根据权利要求1或2所述的半导体器件(100)，其中：
每个单位单元(20)形成PiN二极管；或者
每个单位单元(20)还包括包围所述第一半导体区域(3A)的所述第二电荷类型的第一额外半导体区域(14)和包围所述第二半导体区域(3B)的所述第一电荷类型的第二额外半导体区域(15)，其中，所述单位单元形成半导体控制整流器“SCR”二极管；或者
每个单位单元(20)还包括第三额外半导体区域(16)，其中，所述第三额外半导体区域(16)被所述第一半导体区域(3A)包围，其中，所述单位单元形成双极结型晶体管“BJT”。
4.根据前述权利要求中任一项所述的半导体器件(100)，其中，所述一个或多个单位单元(20)中的至少一个单位单元包括多个所述第一结构(5)，多个所述第一结构被布置在所述第一半导体区域(3A)和所述第二半导体区域(3B)之间，并且沿着与从所述第一半导体区域(3A)到所述第二半导体区域(3B)的方向垂直的方向彼此间隔开。
5.根据前述权利要求中任一项所述的半导体器件(100)，其中，当所述半导体器件(100)包括两个或更多个单位单元(20)时，所述半导体器件(100)还包括一个或多个第二结构(8)，所述第二结构包括：
所述第一电荷类型的第五半导体区域(9A)；
所述第二电荷类型的第六半导体区域(9B)；以及
第二连接元件(10)，所述第二连接元件被配置为将所述第五半导体区域(9A)电连接到所述第六半导体区域(9B)，
其中，所述一个或多个第二结构(8)中的每个第二结构被布置在所述半导体器件(100)的相应的相邻单位单元(20)对之间，
其中，所述第五半导体区域(9A)被布置在所述第六半导体区域和对应于所述相邻的单位单元对中的一个单位单元(20)的所述第二半导体区域(3B)之间，并且其中，所述第六半导体区域(9B)被布置在所述第五半导体区域(9A)和对应于所述相邻的单位单元对中的另一单位单元(20)的所述第一半导体区域(3A)之间。
6.根据前述权利要求中任一项所述的半导体器件(100)，其中，所述一个或多个单位单元(20)中的至少一个单位单元还包括第三结构(11)，所述第三结构包括：
所述第二电荷类型的第七半导体区域(12A)；
所述第一电荷类型的第八半导体区域(12B)；以及
第三连接元件(13)，所述第三连接元件被配置为将所述第七半导体区域(12A)电连接到所述第八半导体区域(12B)，
其中，所述第三结构(11)被布置在所述第一半导体区域(3A)和所述第一结构(5)之间，并且其中，所述第七半导体区域(12A)被布置在所述第一半导体区域(3A)和所述第八半导体区域(12B)之间，或者
所述第七半导体区域(12A)被布置在所述第一半导体区域(3A)和所述第三半导体区域(6A)之间，并且其中，所述第八半导体区域(12B)被布置在所述第二半导体区域(3B)和所述第四半导体区域(6B)之间，或者
所述第七半导体区域(12A)被布置在所述第一半导体区域(3A)和所述第三半导体区域(6A)之间，并且其中，所述第八半导体区域(12B)被布置在所述第三半导体区域(6A)和所述第四半导体区域(6B)之间。
7.根据权利要求6所述的半导体器件(100)，其中，所述第一半导体区域至所述第八半导体区域(3A、3B、6A、6B、9A、9B、12A、12B)中的每个半导体区域沿着从所述第一半导体区域到所述第二半导体区域的第一方向和/或沿着垂直于所述第一方向的第二方向彼此相互间隔开。
8.根据权利要求7所述的半导体器件(100)，其中，所述第七半导体区域(12A)沿着所述第一方向和所述第二方向与所述第三半导体区域(6A)间隔开，并且其中，所述第八半导体区域(12B)沿着所述第一方向和所述第二方向与所述第四半导体区域(6B)间隔开，
其中，所述第一半导体区域(3A)和所述第三半导体区域(6A)之间的距离小于所述第一半导体区域(3A)和所述第七半导体区域(12A)之间的距离，和/或其中，所述第四半导体区域(6B)和所述第二半导体区域(3B)之间的距离小于所述第八半导体区域(12B)和所述第二半导体区域(3B)之间的距离，
所述第三连接元件(13)优选物理地连接到所述第一连接元件(7)。
9.根据权利要求8所述的半导体器件(100)，其中：
所述一个或多个单位单元(20)中的至少一个单位单元还包括所述第二电荷类型的第一中间半导体区域，所述第一中间半导体区域被布置在所述第三半导体区域和所述第七半导体区域之间并且连接到所述第三半导体区域和所述第七半导体区域；和/或
所述一个或多个单位单元(20)中的至少一个单位单元还包括所述第一电荷类型的第二中间半导体区域，所述第二中间半导体区域被布置在所述第四半导体区域和所述第八半导体区域之间并且连接到所述第四半导体区域和所述第八半导体区域；和/或
在所述一个或多个单位单元(20)中的至少一个单位单元包括所述第一中间半导体区域和所述第二中间半导体区域的情况下，所述至少一个单位单元(20)还包括被配置为将所述第一中间半导体区域电连接到所述第二中间区域的中间连接元件，所述中间连接元件优选地联接到所述至少一个单位单元(20)的所述第一连接元件和第二连接元件。
10.根据前述权利要求中任一项所述的半导体器件(100)，其中，所述一个或多个单位单元(20)中的每个单位单元的所述第一接触元件(4A)相互电连接，和/或其中，所述一个或多个单位单元(20)中的每个单位单元的所述第二接触元件(4B)相互电连接。
11.根据前述权利要求中任一项所述的半导体器件(100)，其中，所述第一连接元件(7)和/或如果适用的话，所述第二连接元件(10)和/或所述第三连接元件(13)包括导电材料，所述导电材料优选地为铝、铜、金、银、多晶硅、钨和钛中的一种。
12.根据权利要求11所述的半导体器件(100)，其中，所述导电材料被布置在所述半导体主体(2)的一部分的顶部上和对应的半导体区域的顶部上；或
其中，所述半导体器件(100)还包括金属层堆叠，其中，所述金属层堆叠包括：
一个或多个金属层，所述一个或多个金属层使用一个或多个绝缘层中的相应绝缘层而彼此相互分离并且与所述半导体主体(2)相互分离；以及
一个或多个导通孔，所述一个或多个导通孔用于电连接所述金属层堆叠的不同层级上的金属层，并且用于将所述金属层堆叠中的最低层金属层连接到所述半导体主体(2)，
其中，所述第一连接元件(7)和/或如果适用的话，所述第二连接元件(10)和/或所述第三连接元件(13)使用所述金属层堆叠来形成，并且其中，所述导电材料的至少一部分通过所述一个或多个绝缘层中的绝缘层或者通过空气而与所述半导体主体(2)分离，
优选地，所述一个或多个单位单元(20)的所述第一接触元件(4A)和所述第二接触元件(4B)使用所述金属层堆叠来形成，并且其中，用于形成所述第一接触元件(4A)和/或所述第二接触元件(4B)的金属层的数量优选地大于用于形成所述第一连接元件(7)的金属层的数量，和/或如果适用的话，用于形成所述第一接触元件(4A)和/或所述第二接触元件(4B)的金属层的数量大于用于形成所述第二连接元件(10)和/或所述第三连接元件(13)的金属层的数量。
13.根据前述权利要求中任一项所述的半导体器件(100)，
其中，所述第一半导体区域至所述第四半导体区域(3A、3B、6A、6B)以及如果适用的话，所述第五半导体区域至所述第八半导体区域(9A、9B、12A、12B)是离子注入区域；和/或
所述第一电荷类型对应于p型掺杂并且所述第二电荷类型对应于n型掺杂，或者所述第一电荷类型对应于n型掺杂并且所述第二电荷类型对应于p型掺杂；和/或
所述一个或多个单位单元(20)中的每个单位单元基本上彼此相同；和/或
所述半导体主体(2)基于硅“Si”、碳化硅“SiC”、氮化镓“GaN”、砷化镓“GaAs”技术中的一种。
14.一种静电放电“ESD”保护器件，所述“ESD”保护器件被配置为电连接到电子电路并且保护所述电子电路免受ESD事件的影响，
其中，所述ESD保护器件包括一个或多个如前述权利要求中任一项所限定的半导体器件(100)，
所述ESD保护器件优选地是封装器件。
15.一种器件，所述器件包括：
集成在半导体主体(2)中的电子电路；以及
根据权利要求1至13中任一项所述的一个或多个半导体器件(100)，所述一个或多个半导体器件(100)集成在所述半导体主体(2)中并且连接到所述电子电路以保护所述电子电路免受ESD事件的影响，
其中，所述器件优选地是封装器件。
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Publication number Priority date Publication date Assignee Title
JP4025023B2 (ja) * 2001-01-18 2007-12-19 株式会社東芝 半導体装置
US7112853B2 (en) * 2003-12-17 2006-09-26 Broadcom Corporation System for ESD protection with extra headroom in relatively low supply voltage integrated circuits
DE102006023429B4 (de) * 2006-05-18 2011-03-10 Infineon Technologies Ag ESD-Schutz-Element zur Verwendung in einem elektrischen Schaltkreis
US8304838B1 (en) * 2011-08-23 2012-11-06 Amazing Microelectronics Corp. Electrostatic discharge protection device structure
US9673187B2 (en) * 2015-04-07 2017-06-06 Analog Devices, Inc. High speed interface protection apparatus
CN108565260B (zh) * 2018-04-08 2020-10-27 南京矽力微电子技术有限公司 一种半导体器件

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