CN111799253A - 针对静电放电保护的器件 - Google Patents

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Abstract

本公开的实施例涉及针对静电放电保护的器件。该针对静电放电保护的器件在第一导电类型形成在半导体衬底中，半导体衬底涂覆有第二导电类型的半导体层。第二导电类型的掩埋区域被定位在半导体衬底与半导体层之间的界面处。第一导电类型的第一阱和第二阱形成在半导体层中，并且第二导电类型的区域形成在第二阱中。第二导电类型的停止沟道区域在半导体层中提供，以将第一阱与第二阱横向地分离，其中在该停止沟道区域与第一阱和第二阱中的任一个阱之间不存在接触。

Description

针对静电放电保护的器件
优先权要求
本申请要求2019年04月05日提交的法国专利申请号1903658的优先权，其内容在法律上允许的最大范围内通过引用以其整体并入于此。
技术领域
本公开总体上涉及电子电路，并且更具体地，涉及针对一种保护电子电路免受静电放电的器件。
背景技术
保护电子电路免受静电放电的器件是本领域已知的，其包括横向晶闸管以使由于静电放电引起的过电压耗散。
然而，基于横向晶闸管的针对静电放电的保护器件的已知结构具有各种缺点。
期望至少部分地克服这些缺点中的一些缺点。
发明内容
在一个实施例中，一种针对静电放电保护的器件包括：第一导电类型的半导体衬底，该半导体衬底被涂覆有第二导电类型的半导体层；第二导电类型的掩埋区域，该掩埋区域在衬底与半导体层之间的界面处，具有大于半导体层的掺杂水平的掺杂水平；第一导电类型的第一阱和第二阱，在半导体层的与衬底相反的表面的一侧上形成在半导体层中；第二导电类型的区域，在第二阱中的与衬底相反的表面的一侧上形成在第二阱中；以及第二导电类型的第一停止沟道区域，具有大于半导体层的掺杂水平的掺杂水平，在半导体层的与衬底相反的表面的一侧形成在半导体层中，并且横向地分离第一阱和第二阱，其中第一阱连接到器件的第一连接端子，并且第二阱、以及在第二阱中形成的第二导电类型的区域连接到器件的第二连接端子。
根据一个实施例，从顶部观察，第一停止沟道区域完全围绕第一阱和第二阱中的每个阱。
根据一个实施例，该器件包括第一垂直绝缘壁，从顶部观察，第一垂直绝缘壁围绕第一停止沟道区域、以及第一阱和第二阱，第一绝缘壁跨半导体层的整个厚度和掩埋层的整个厚度延伸。
根据一个实施例，该器件还包括第二垂直绝缘壁，第二垂直绝缘壁在该器件的不包括掩埋区域的一部分中，第二垂直绝缘壁横向地界定第一二极管，第一二极管由衬底与半导体层之间的结限定。
根据一个实施例，半导体层的由第二垂直绝缘壁横向界定的部分经由接触区而被连接到该器件的第二连接端子。
根据一个实施例，半导体层的由第二垂直绝缘壁横向界定的部分经由接触区而被连接到该器件的第一连接端子，并且其中衬底连接到该器件的第二连接端子。
根据一个实施例，该器件还包括：第一导电类型的第三阱和第四阱，在半导体层的与衬底相反的表面的一侧上形成在半导体层中；第二导电类型的区域，在第四阱的与衬底相反的表面的一侧形成在第四阱中；以及第二导电类型的第二停止沟道区域，具有大于半导体层的掺杂水平的掺杂水平，在半导体层的与衬底相反的表面的一侧上形成在半导体层中，并且横向地分离第三阱和第四阱，第三阱连接到该器件的第二连接端子，并且第四阱、以及在第四阱中形成的第二导电类型的区域连接到该器件的第一连接端子。
根据一个实施例，从顶部观察，第二停止沟道区域完全围绕第三阱和第四阱中的每个阱。
根据一个实施例，该器件还包括第三垂直绝缘壁，从顶部观察，第三垂直绝缘壁围绕第二停止沟道区域、以及第三阱和第四阱，第三绝缘壁跨半导体层的整个厚度和掩埋层的整个厚度延伸。
根据一个实施例，该器件还包括第二导电类型的区域，在第一阱的与衬底相反的表面的一侧上形成在第一阱中，在第一阱中形成的该第二导电类型的区域连接到该器件的第一连接端子。
根据一个实施例，该器件还包括第四垂直绝缘壁，第四垂直绝缘壁在该器件的不包括掩埋区域的一部分中，第四垂直绝缘壁横向地界定第二二极管，第二二极管由衬底与半导体层之间的结限定。
根据一个实施例，半导体层的由第四垂直绝缘壁横向界定的部分经由接触区而被连接到器件的第一连接端子。
附图说明
将在下面结合附图对特定实施例的非限制性描述中详细讨论前述和其他特征和优点，其中：
图1是针对静电放电保护的器件的一个示例的简化截面图；
图2是针对静电放电保护的器件的一个示例的简化截面图；
图3是针对静电放电保护的器件的一个示例的简化截面图；
图4是图3的器件的变型的简化俯视图；
图5是图3的器件的另一变型的简化俯视图；
图6是针对静电放电保护的器件的一个示例的简化截面图；以及
图7是针对静电放电保护的器件的一个示例的简化截面图。
具体实施方式
在不同的附图中，相同的元件用相同的附图标记指定。特别地，不同实施例共有的结构和/或功能元件可以用相同的附图标记指定并且可以具有相同的结构、尺寸和材料性质。
为了清楚起见，仅示出和详细描述了对于理解所描述的实施例有用的那些步骤和元件。特别地，没有详细描述能够由所描述的保护器件来保护的电子电路，所描述的实施例与需要针对静电放电的保护的普通电子电路兼容。
贯穿本公开，术语“连接”用于指定电路元件之间的直接电连接，其中除了导体之外没有中间元件，而术语“耦合”用于指定电路元件之间的电连接，该电连接可以是直接的、或者可以是经由一个或多个中间元件。
在下面的描述中，当提及限定绝对位置(诸如术语“前”、“后”、“顶部”、“底部”、“左”、“右”等)或相对位置(诸如，术语“上方”、“下方”、“上”、“下”等)的术语时，或者当提及限定方向(诸如，术语“水平”、“垂直”等)的术语时，除非另外指定，否则其指的是附图的定向，应当理解，在实践中，所描述的器件可以被不同地定向。
术语“大约”、“基本上”和“近似”在本文中用于表示所讨论的值的正负10％的公差，优选正负5％的公差。
图1是电子电路(未示出)针对静电放电保护的器件100的一个示例的简化截面图。
器件100是例如与要被保护的电路不同的分立的整体部件，器件100包括至少两个连接端子，该至少两个连接端子被配置成分别连接到要被保护的电路的两个不同的连接端子。
在图1的示例中，器件100包括两个连接端子IO1和IO2，该两个连接端子IO1和IO2被配置成分别连接到要被保护的电路的两个不同的连接端子。图1的器件100是双向保护器件，即，器件100能够消除可能在其端子IO1和端子IO2之间出现的正过电压和负过电压，并且器件100旨在在正常操作下(在没有过电压的情况下)，接收在其端子IO1和端子IO2之间的正电压和负电压。
器件100包括P型掺杂的半导体衬底101，例如硅衬底。
器件100还包括轻掺杂的N型层103，例如外延层，该轻掺杂的N型层103涂覆衬底101的上表面。层103例如在衬底101的整个上表面之上延伸。
器件100还包括重掺杂的N型掩埋区域105，其被布置在衬底101与层103之间的界面处。在该示例中，区域105在衬底101的上部和层103的下部中延伸。例如，区域105是在层103的外延生长的步骤之前，通过在衬底101的前表面侧上注入N型掺杂剂元素来形成的。在所示的示例中，区域105被横向定位，即，区域105不在衬底101的整个表面之上延伸。在所示的示例中，区域105位于器件的中心部分中(其中层103的侧面部分与层101的对应的侧面部分接触)。
器件100还包括第一横向晶闸管SCR1，其包括形成在层103的上部中的两个局部P型阱107和109，并且包括形成在阱109的上部中的局部N型区域111。在该示例中，阱107和阱109通过阱103的一部分而彼此分离。每个阱从层103的上表面，跨小于层103的厚度的厚度而垂直地延伸。例如，阱107和阱109基本具有相同的深度和相同的掺杂水平。在该示例中，阱107和阱109与掩埋区域105相对地布置(垂直地与掩埋区域105相应)。区域111在阱109的表面的仅一部分之上横向地延伸，并且区域111从阱109的上表面，跨小于阱109的厚度的厚度而垂直地延伸。横向晶闸管SCR1是PNPN型晶闸管，该PNPN型晶闸管由P型阱107、层103、P型阱109和N型区域111形成。晶闸管SCR1的阳极区域对应于P型阱107，并且晶闸管SCR1的阴极区域对应于N型区域111。
器件100还包括第二横向晶闸管SCR2，第二横向晶闸管SCR2包括在层103的上部中形成的两个局部P型阱113和115，并且包括在阱115的上部中形成的局部N型区域117。在该示例中，阱113以及阱115与阱107以及阱109是分离的并且是不同的，并且阱113通过层103的一部分与阱115分离。阱113和阱115中的每个阱从层103的上表面，跨小于层103的厚度的厚度而垂直地延伸。例如，阱113和阱115基本具有与阱107和阱109相同的深度和相同的掺杂水平。在该示例中，阱113和阱115与掩埋区域105相对地布置(垂直地与掩埋区域105相应)。区域117在阱115的表面的仅一部分之上横向地延伸，并且区域117从阱115的上表面，跨小于阱115的厚度的厚度而垂直地延伸。例如，区域117基本具有与区域111相同的深度和相同的掺杂水平。横向晶闸管SCR2是PNPN型晶闸管，该PNPN型晶闸管由P型阱113、层103、P型阱115和N型区域117形成。晶闸管SCR2的阳极区域对应于P型阱113，并且晶闸管SCR2的阴极区域对应于N型区域117。
在该示例中，晶闸管SCR1被第一垂直绝缘壁119完全横向地围绕，并且晶闸管SCR2被第二垂直绝缘壁121完全横向地围绕。绝缘壁119和121中的每个绝缘壁将晶闸管SCR1和晶闸管SCR2横向地分离。绝缘壁119和121例如由氧化硅制成。在该示例中，绝缘壁119和121中的每个绝缘壁从层103的上表面垂直地延伸、跨层103的整个厚度以及区域105的整个厚度、并且停止在衬底101内(但不完全穿过衬底101)。在该示例中，掩埋区域105在层103的由绝缘壁119横向界定的部分的整个下表面下方横向地延伸，并且遍及层103的由绝缘壁121界定的部分的整个下表面横向地延伸。
掩埋区域105的由绝缘壁119横向界定的部分与衬底101一起形成PN结，该PN结限定了第一齐纳二极管DZ1。齐纳二极管DZ1的阳极区域由衬底101形成，并且齐纳二极管DZ1的阴极区域由区域105的由绝缘壁119横向界定的部分形成。类似地，掩埋区域105的由绝缘壁121横向界定的部分与衬底101一起形成PN结，该PN结限定了第二齐纳二极管DZ2。齐纳二极管DZ2的阳极区域由衬底101形成，并且齐纳二极管DZ2的阴极区域由区域105的由绝缘壁121横向围绕的部分形成。
器件100还包括第一二极管D1，第一二极管D1是在其中不存在掩埋区域105的外围区域中，该第一二极管D1由衬底101与层103之间的PN结限定。二极管D1被垂直绝缘壁123横向地围绕，垂直绝缘壁123与绝缘壁119和绝缘壁121具有相同的性质。壁123将二极管D1与晶闸管SCR1和晶闸管SCR2横向地分离。在该示例中，绝缘壁123从层103的上表面垂直地延伸、跨层103的整个厚度、并且停止在衬底101中。二极管D1的阳极区域由衬底101形成，并且二极管D1的阴极区域由层103的由绝缘壁123横向围绕的部分形成。
器件100还包括第二二极管D2，第二二极管D2是在其中不存在掩埋区域105的外围区域中，该第二二极管D2由衬底101与层103之间的PN结限定。二极管D2被垂直绝缘壁125横向地围绕，垂直绝缘壁125具有与绝缘壁119、121和123相同的性质。壁125将二极管D2与晶闸管SCR1和晶闸管SCR2以及二极管D1横向地分离。在该示例中，绝缘壁125从层103的上表面垂直地延伸、跨层103的整个厚度、并且停止在衬底101内。二极管D2的阳极区域由衬底101形成，并且二极管D2的阴极区域由层103的由绝缘壁125横向围绕的部分形成。
在所示的示例中，器件100还包括重掺杂的N型接触区127，其在二极管D1的阴极区域的上部，并且器件100还包括重掺杂的N型接触区129，其在二极管D2的阴极区域的上部。区127和129中的每个区从层103的上表面，跨小于层103的厚度的厚度而垂直地延伸。例如，区127和129基本具有相同的深度和相同的掺杂水平。
图1的器件100还包括绝缘钝化层131，其例如由氧化硅制成，绝缘钝化层131涂覆层103的上表面。在该示例中，钝化层被布置在层103的上表面的顶部上并且与其接触，并且被布置在绝缘壁119、121、123和125的上表面的顶部上并与其接触。钝化层131包括多个局部贯通开口，该局部贯通开口允许在器件的不同半导体区域上制成电接触。更具体地，层131包括：与接触区127的上表面的一部分相对地定位的开口；与接触区129的上表面的一部分相对地定位的开口；与阱107的上表面的一部分相对地定位的开口；与阱113的上表面的一部分相对地定位的开口；与区域111的上表面的一部分、并且与阱109的上表面的未被区域111占据的部分相对地定位的开口；以及与区域117的上表面的一部分、并且与阱115的上表面的未被区域117占据的部分相对地定位的开口。
器件100在钝化层131的上表面侧上还包括：第一金属化体133，第一金属化体133与P型阱107的上表面的暴露部分、以及N型区129的上表面的暴露部分接触；第二金属化体135，第二金属化体135与P型阱109的上表面的暴露部分、以及N型区域111的上表面的暴露部分接触；第三金属化体137，第三金属化体137与P型阱115的上表面的暴露部分、以及N型区域117的上表面的暴露部分接触；以及以及第四金属化体139，第四金属化体139与P型阱113的上表面的暴露部分、以及N型区127的上表面的暴露部分接触。金属化体133和137连接到器件的连接端子IO1，并且金属化体135和139连接到器件的连接端子IO2。
衬底101的P型掺杂水平例如在从9×1018原子/cm3至5×1019原子/cm3的范围内。层103的N型掺杂水平例如在从5×1013原子/cm3至2×1014原子/cm3的范围内。掩埋区域105的N型掺杂水平例如在从1×1018原子/cm3至1×1019原子/cm3的范围内。阱107、109、113和115的P型掺杂水平例如在从1×1018原子/cm3至1×1019原子/cm3的范围内。区域111和117的N型掺杂水平例如在从5×1018原子/cm3至5×1019原子/cm3的范围内。衬底101的厚度例如在从40μm至300μm的范围内。层103的厚度例如在从5μm至15μm的范围内。掩埋区域105的厚度例如在从2μm至5μm的范围内。阱107、109、113和115的厚度例如在从1μm至3μm的范围内。区域111、117、129和127的厚度例如在从0.5μm至2.5μm的范围内。
现在将描述图1的器件100的操作。
这里考虑导致器件100的端子IO1和IO2之间的正过电压峰的静电放电的情况，例如，诸如由标准IEC 61000的第4-2部分或第4-5部分限定的静电放电，或由HBM(人体模型)模型、MM(机器模型)模型和CDM(充电器件模型)模型中的一种模型限定的静电放电。
一旦过电压达到齐纳二极管DZ1的雪崩阈值(例如在从5伏至20伏范围内，例如大约7伏)，电流从端子IO1通过以下项流到端子IO2：通过金属化体133、P型阱107、齐纳二极管DZ1、衬底101、二极管D1、接触区127和金属化体139。传导路径，其也被称为启动路径，在图1中由箭头141图示。启动电流使晶闸管SCR1导通，该晶闸管SCR1然后使由于过电压的所有电流耗散。
在器件100的端子IO1和端子IO2之间的负过电压的情况下，操作是类似的，其中不同之处在于，启动路径通过金属化体139、P型阱113、齐纳二极管DZ2、衬底101、二极管D2、接触区129和金属化体133。启动电流使晶闸管SCR2导通，晶闸管SCR2然后使由于过电压的所有电流耗散。
图1的器件100的限制在于，在晶闸管SCR1或晶闸管SCR2的导通阶段，寄生电流流过端子IO1和端子IO2，而没有流过齐纳二极管DZ1或齐纳二极管DZ2。在正过电压的情况下，该电流对应于由阱107、层103和阱109形成的横向PNP晶体管的漏电流，并且在负过电压的情况下，该电流对应于由阱113、层103和阱115形成的横向PNP晶体管的漏电流。该寄生传导路径(在正过电压的情况下)在图1中由箭头143图示。寄生电流使齐纳二极管DZ1或齐纳二极管DZ2跨越雪崩阈值延迟，从而使晶闸管SCR1或晶闸管SCR2的导通延迟。换言之，在出现过电压时，寄生电流引起导通保护器件所需的时间的增加。
图2是针对静电放电保护的器件200的一个示例的简化截面图。
图2的器件200包括与图1的器件100共同的元件。这些共同的元件在下文中将不再详细描述。在描述的其余部分中，将仅强调相对于图1的器件100的差异。
图2的器件200与图1的器件100的主要区别在于，器件200还包括第一重掺杂的N型停止沟道(stop channel)区域201，第一重掺杂的N型截止沟道区域201在层103的由绝缘壁119横向界定的部分的上部，其将晶闸管SCR1的P型阱107与相同晶闸管SCR1的P型阱109分离。停止沟道区域从层103的上表面垂直向下延伸到一深度，该深度小于层103的厚度，例如，该深度小于阱107和阱109的深度。停止沟道区域201的掺杂水平例如在从5×1018原子/cm3至5×1019原子/cm3的范围内。停止沟道区域201的深度例如在P型阱107和109的深度的10％至80％的范围内。作为一个示例，停止沟道区域201基本具有与N型区域111和117和/或N型区域127和129相同的深度和相同的掺杂水平。
停止沟道区域201例如与P型阱107和P型阱109分离。作为一个示例，从顶部观察，停止沟道区域201具有分别完全围绕阱107和阱109的两个相邻的环的形状。因此，从顶部观察，停止沟道区域201不仅将阱107与阱109横向分离，而且还将阱107和阱109中的每个阱与垂直绝缘壁119横向分离。
停止沟道区域201例如保持浮置，即不连接到器件的连接金属化体。在所示的示例中，停止沟道区域201的上表面在停止沟道区域201的整个上表面之上与钝化层131的下表面接触。
图2的器件200还包括第二重掺杂的N型截止沟道区域203，该第二重掺杂的N型截止沟道区域203在层103的由绝缘壁121横向界定的部分的上部中，其将晶闸管SCR2的P型阱113与相同晶闸管SCR2的P型阱115分离。例如，停止沟道区域203基本具有与停止沟道区域201相同的深度和相同的掺杂水平。
停止沟道区域203例如与P型阱113和P型阱115分离。作为一个示例，从顶部观察，停止沟道区域203具有分别完全围绕阱113和阱115的两个相邻的环的形状。因此，从顶部观察，停止沟道区域203不仅将阱113与阱115横向分离，而且还将阱113和阱115中的每个阱与垂直绝缘壁121横向分离。
停止沟道区域203例如保持浮置，即不连接到器件的连接金属化体。在所示的示例中，停止沟道区域203的上表面在停止沟道区域203的整个上表面之上与钝化层131的下表面接触。
与图1的器件100相比，停止沟道区域201使得能够减小在阱107、层103和阱109之间形成的横向PNP晶体管的增益。在器件的端子IO1和IO2之间的正过电压的情况下，在器件启动阶段期间，在晶体管中流动的寄生电流(图1的寄生传导路径143)由此减小。齐纳二极管DZ1的导通阈值因此较快地达到。相对于图1的器件，这使得能够减小保护的触发的时间。
类似地，停止沟道区域203使得能够减小在阱113、层103和阱115之间形成的横向PNP晶体管的增益，并且因此在器件的连接端子IO1和IO2之间出现负过电压时，减小保护的触发的时间。
图3是针对静电放电保护的器件300的一个示例的简化截面图。
图3的器件300包括与图2的器件200共同的元件。这些共同的元件在下文中将不再详细描述。在本描述的其余部分中，将仅强调相对于图2的器件200的差异。
图3的器件300与图2的器件200的主要区别在于，在器件300中，晶闸管SCR1和SCR2的P型阱被共用，这使得能够消除图2的结构的四个P型阱中的两个P型阱。
更具体地，在图3的器件300中，图2的器件的P型阱107、109、113和115以及N型区域111和117利用两个局部P型阱301和303以及两个局部N型区域305和307来代替，两个局部P型阱301和303形成在层103的上部中，并且两个局部N型区域305和307分别形成在阱301的上部、以及阱303的上部中。P型阱301和P型阱303是分离的。每个阱从层103的上表面，跨小于层103的厚度的厚度而垂直地延伸。例如，阱301和阱303基本具有与图2的器件200的阱107、109、113和115相同的深度和相同的掺杂水平。阱301和303与掩埋区域105相对地布置(垂直地与掩埋区域105相应)。N型区域305在阱301的表面的仅一部分之上横向延伸，并且N型区域305从阱301的上表面，跨小于阱301的厚度的厚度而垂直地延伸。类似地，N型区域307在阱303的表面的仅一部分之上横向延伸，并且N型区域307从阱303的上表面，跨小于阱303的厚度的厚度而垂直地延伸。例如，区域305和区域307基本具有与区域111和区域117相同的深度和相同的掺杂水平。
横向晶闸管SCR1是PNPN型晶闸管，该PNPN型晶闸管由P型阱301、层103、P型阱303和N型区域307形成。晶闸管SCR1的阳极区域对应于P型阱301，并且晶闸管SCR1的阴极区域对应于N型区域307。
横向晶闸管SCR2是PNPN型晶闸管，该PNPN型晶闸管由P型阱303、层103、P型阱301和N型区域305形成。晶闸管SCR2的阳极区域对应于P型阱303，并且晶闸管SCR2的阴极区域对应于N型区域305。
在该示例中，晶闸管SCR1和SCR2没有通过垂直绝缘壁在横向上彼此分离。换言之，没有垂直的绝缘壁在器件的阱301与阱303之间延伸。然而，包括晶闸管SCR1和晶闸管SCR2的组件被垂直绝缘壁309完全横向地围绕，该垂直绝缘壁309代替了图2的器件的绝缘壁119和绝缘壁121。绝缘壁309例如由氧化硅制成。在该示例中，绝缘壁309从层103的上表面垂直延伸、跨层103的整个厚度和区域105的整个厚度、并且停止在衬底101中。在该示例中，区域105在层103的由绝缘壁309横向界定的部分的整个表面的下方横向地延伸。
由绝缘壁309横向界定的掩埋区域105的部分与衬底101一起形成PN结，该PN结限定了齐纳二极管DZ。齐纳二极管DZ的阳极区域由衬底101形成，并且齐纳二极管DZ的阴极区域由区域105的由绝缘壁309横向界定的部分形成。
像图2的器件200一样，图3的器件300还包括由衬底101和层103之间的PN结限定的两个二极管D1和D2，两个二极管D1和D2在不存在掩埋区域105的外围区域中。与在图2的示例中一样，二极管D1由垂直绝缘壁123横向地界定，并且二极管D2由垂直绝缘壁125横向地界定。壁123将二极管D1与晶闸管SCR1和SCR2以及二极管D2横向地分离，并且壁125将二极管D2与晶闸管SCR1和SCR2以及二极管D1横向地分离。在所示的示例中，与在图2的示例中一样，器件300还包括在二极管D1的阴极区域的上部的重掺杂的N型接触区127，并且还包括在二极管D2的阴极区域的上部的重掺杂的N型接触区129。
与在图2的示例中一样，图3的器件300还包括绝缘钝化层131，其例如由氧化硅制成，绝缘钝化层131涂覆层103的上表面。在该示例中，钝化层131被布置在层103的上表面的顶部上并且与其接触，并且被布置在绝缘壁309、121、123和125的上表面的顶部上并且与其接触。钝化层131包括多个局部贯通开口，该局部贯通开口允许恢复该器件的不同半导体区域上的电接触。更具体地，层131包括：与接触区127的上表面的一部分相对地定位的开口；与接触区129的上表面的一部分相对地定位的开口；与区域305的上表面的一部分、并且与阱301的上表面的未被区域305占据的部分相对地定位的开口；以及与区域307的上表面的一部分、并且与阱303的上表面的未被区域307占据的部分相对地定位的开口。
在钝化层131的上表面侧，图3的器件300还包括：第一金属化体311，第一金属化体311与P型阱301的上表面的暴露部分、N型区域305的上表面的暴露部分和N型区域129的上表面的暴露部分接触；以及第二金属化体313，第二金属化体313与P型阱303的上表面的暴露部分、N型区域307的上表面的暴露部分和N型区域127的上表面的暴露部分接触。金属化体311和金属化体313分别连接到器件的连接端子IO1和IO2。
图3的器件300还包括重掺杂的N型截止沟道区域315，重掺杂的N型截止沟道区域315在层103的由绝缘壁309横向界定的部分的上部中，其代替了图2的器件200的停止沟道区域201和203。从顶部观察，停止沟道区域315将P型阱301与P型阱303横向地分离。停止沟道区域315从层103的上表面垂直向下延伸至小于层103的厚度的深度，例如，向下延伸至小于阱301和阱303的深度的深度。例如，停止沟道区域315基本具有与图2的器件200的停止沟道区域201和203相同的深度和相同的掺杂水平。
停止沟道区域315例如与P型阱301和P型阱303分离。作为一个示例，从顶部观察，停止沟道区域315具有分别完全围绕阱301和阱303的两个相邻的环的形状。因此，从顶部观察，停止沟道区域315不仅将阱301与阱303横向分离，而且还将阱301和阱303中的每个阱与垂直绝缘壁309横向分离。
停止沟道区域315例如保持浮置，即，不连接到该器件的连接金属化体。在所示的示例中，停止沟道区域315的上表面在停止沟道区域315的整个上表面之上与钝化层131的下表面接触。
图3的器件300的操作类似于图2的器件200的操作。
更具体地，在出现引起器件300的端子IO1与端子IO2之间的正过电压峰的静电放电时，一旦过电压达到齐纳二极管DZ的雪崩阈值，电流就从端子IO1通过如下项而流到端子IO2：通过金属化体311、P型阱301、齐纳二极管DZ、衬底101、二极管D1、接触区127和金属化体313。该启动电流使晶闸管SCR1导通，晶闸管SCR1然后使由于过电压的所有电流耗散。在端子IO1与端子IO2之间的负过电压的情况下，操作是类似的，不同之处在于，启动路径通过金属化体313、P型阱303、齐纳二极管DZ、衬底101、二极管D2、接触区129和金属化体311。启动电流使晶闸管SCR2导通，晶闸管SCR2然后使由于过电压的所有电流耗散。
与已经关于图2所描述的类似，停止沟道区域315使得能够限制在阱301、层103和阱303之间形成的横向PNP晶体管的增益，这使得能够在器件的连接端子IO1和IO2之间出现正过电压或负过电压的情况中，减小保护的触发的时间。
与图2的器件200相比，图3的器件300还具有更加紧凑的优点，这是由于对两个P型阱和一个横向绝缘壁的抑制。
在图3的示例中，器件300包括连接到端子IO1的唯一的P型阱301和唯一的N型区域305、以及连接到端子IO2的唯一的P型阱303和唯一的N型区域307。从顶部观察，阱301和阱303以及区域305和307具有彼此平行的细长条的形状(例如矩形)。阱301和区域305一起形成第一指，该第一指通过金属化体311连接到端子IO1，并且阱303和区域307一起形成第二指，该第二指连接到金属化体313。
为了改进鲁棒性、促进触发和/或使保护的行为均衡化(symmetrize)，该器件可以包括例如如在图4中所图示的、相互交错的若干个第一指和/或若干个第二指。
图4是图示相互交错形(interdigitated)器件的一个示例的俯视图，其包括交替的第一指和第二指(在所示的示例中，三个第一指和两个第二指)，第一指连接到端子IO1，并且第二指连接到端子IO2。为了清楚起见，在图4上未示出金属化体311、313，二极管D1、D2，绝缘壁123和125以及钝化层131。
在图4的示例中，从顶部观察，停止沟道区域315完全围绕P型阱301和P型阱303，并且将阱301和阱303彼此横向分离。绝缘外围壁309完全围绕P型阱301和P型阱303以及停止沟道区域315，但是没有将阱301和阱303彼此横向分离。
在图4的示例中，保护器件的每个指包括发射极短路条带401，该发射极短路条带由指的P型阱301(相应地，P型阱303)未被N型区域305(相应地，N型区域307)覆盖的部分的形成，并且该发射极短路条带连接到指到端子IO1(相应地，端子IO2)的连接的金属化体311(相应的，金属化体313，图4上未示出)。从顶部观察，发射极短路条带401平行于由P型阱301、303以及由N型区域305、307形成的条带。每个发射极短路条带401基本上相应地沿着指的阱301、303的整个长度、沿着阱的长侧延伸。在图4的器件中，发射极短路条带401全部定位于阱301和303的相同侧上，例如在图4的定向上的左侧。
图5是图示图4的器件的变型的俯视图。图5的变型提供了对保护的行为的进一步均衡化，并且增加了实际用于浪涌保护的半导体表面。
在图5的器件中，保护器件的每个指包括两个分离的发射极短路条带501A和501B，其代替图4的发射极短路条带401，发射极短路条带501A和501B均分别沿着指的P型阱301、303的长度的基本一半延伸。条带501A沿着指的P阱的第一侧(图5的定向中的右侧)被定位，并且在阱的长度的第一半部(图5的定向中的上半部)中延伸。条带501B沿着指的P阱的相对侧(图5的定向中的左侧)被定位，并且在阱的长度的第二半部(图5的定向中的下半部)中延伸。
图6是针对静电放电保护的器件600的一个示例的简化截面图。
器件600包括与图2的器件200共同的元件。这些共同的元件在下文中将不再详细描述。在本描述的其余部分中，将仅强调相对于图2的器件200的差异。
图6的器件600与图2的器件200的主要区别在于器件600是单向的，即，器件600能够耗散可能在其端子IO1与端子IO2之间出现的正过电压和负过电压，但是器件600旨在在正常操作(没有过电压的情况)中，仅接收其端子IO1和端子IO2之间的正电压。
更具体地，图6的器件600包括：对应于图2的器件200的晶闸管SCR1的单个晶闸管SCR、对应于图2的器件200的齐纳二极管DZ1的单个齐纳二极管DZ，以及对应于图2的器件200的二极管D2的单个二极管D。特别地，图6的器件600不包括图2的器件200的P型阱113和P型阱115、N型区域117和N型区域127、停止沟道区域203、横向绝缘壁121和横向绝缘壁123，以及金属化体137和金属化体139。然而，图6的器件600包括连接金属化体601，连接金属化体601被布置在衬底101的后表面的顶部上并且与其接触，并且与金属化体135一样被连接到相同的连接端子IO2。
在出现引起在器件600的端子IO1和IO2之间的正过电压峰的静电放电的情况下，一旦过电压达到齐纳二极管DZ的雪崩阈值，电流就从端子IO1通过以下项流到端子IO2：通过金属化体133、P型阱107、齐纳二极管DZ、衬底101和金属化体601。该启动电流使晶闸管SCR导通，晶闸管SCR然后使由于过电压的所有电流耗散。
在器件600的端子IO1与端子IO2之间出现负过电压时，该过电压由二极管D直接耗散。
与在图2的示例中一样，停止沟道区域201使得在出现正过电压时，能够减小在阱107、层103和阱109之间形成的横向PNP晶体管的增益，并且因此减小保护触发时间。
图7是针对静电放电保护的器件700的一个示例的简化截面图。
图7的器件700包括与图3的器件300共同的元件。这些共同的元件在下文中将不再详细描述。在描述的其余部分中，将仅强调相对于图3的器件300的差异。
与在图3的器件300中一样，器件700的晶闸管SCR1和晶闸管SCR2共享相同的两个P型阱301和303。但是，图7的器件700与图3的器件300的不同之处在于，在图7的器件700中，图3的器件300的停止沟道区域315不存在。因此，在器件700中，P型阱301和P型阱303仅通过层103的一部分而横向地分离。
与图3的器件300相比，图7的器件700不具有由停止沟道区域315提供的改进的触发的优点。但是，与图1的器件100相比，图7的器件700具有更加紧凑的优点，这是由于对两个P型阱和一个横向绝缘壁的抑制。
图7的实施例可以适于图4和图5的变型。换言之，图4和5的器件300的停止沟道区域315可以被省略。
已经描述了各种实施例和变型。本领域技术人员将理解，可以组合这些各种实施例和变型的某些特征，并且本领域技术人员将想到其他变型。特别地，所描述的实施例不限于本公开中提到的尺寸和掺杂水平的示例。
此外，在保护器件的上述示例中，所有导电类型可以反转。

Claims (12)

1.一种针对静电放电保护的器件，包括：
第一导电类型的半导体衬底，所述半导体衬底被涂覆有第二导电类型的半导体层；
所述第二导电类型的掩埋区域，位于所述半导体衬底与所述半导体层之间的界面处，并且具有大于所述半导体层的掺杂水平的掺杂水平；
所述第一导电类型的第一阱和第二阱，在所述半导体层的与所述半导体衬底相反的表面的一侧上形成在所述半导体层中；
所述第二导电类型的区域，在所述第二阱的与所述半导体衬底相反的表面的一侧上形成在所述第二阱中；以及
所述第二导电类型的第一停止沟道区域，具有大于所述半导体层的所述掺杂水平的掺杂水平，所述第一停止沟道区域在所述半导体层的与所述半导体衬底相反的表面的一侧上、在横向地在所述第一阱与所述第二阱之间的位置处形成在所述半导体层中，其中所述第一停止沟道不与所述第一阱或所述第二阱接触；
其中所述第一阱被电连接到所述器件的第一连接端子，并且其中所述第二阱、以及在所述第二阱中形成的所述第二导电类型的所述区域被电连接到所述器件的第二连接端子。
2.根据权利要求1所述的器件，其中从顶部观察，所述第一停止沟道区域完全围绕所述第一阱和所述第二阱中的每个阱。
3.根据权利要求1所述的器件，还包括第一垂直绝缘壁，从顶部观察，所述第一垂直绝缘壁围绕所述第一停止沟道区域、以及所述第一阱和所述第二阱，所述第一绝缘壁跨所述半导体层的整个厚度、并且跨所述掩埋层的整个厚度延伸。
4.根据权利要求1所述的器件，还包括第二垂直绝缘壁，所述第二垂直绝缘壁在所述器件的不包括所述掩埋区域的一部分中，所述第二垂直绝缘壁横向地界定第一二极管，所述第一二极管由所述半导体衬底与所述半导体层之间的结限定。
5.根据权利要求4所述的器件，其中所述半导体层的由所述第二垂直绝缘壁横向地界定的一部分经由接触区而被电连接到所述器件的所述第二连接端子。
6.根据权利要求4所述的器件，其中所述半导体层的由所述第二垂直绝缘壁横向地界定的一部分经由接触区而被电连接到所述器件的所述第一连接端子，并且其中所述半导体衬底被电连接到所述器件的所述第二连接端子。
7.根据权利要求1所述的器件，还包括：
所述第一导电类型的第三阱和第四阱，在所述半导体层的与所述半导体衬底相反的表面的一侧上形成在所述半导体层中；
所述第二导电类型的区域，在所述第四阱的与所述半导体衬底相反的表面的一侧上形成在所述第四阱中；以及
所述第二导电类型的第二停止沟道区域，具有大于所述半导体层的掺杂水平的掺杂水平，所述第二停止沟道区域在所述半导体层的与所述半导体衬底相反的表面的一侧上、在横向地在所述第三阱与所述第四阱之间的位置处形成在所述半导体层中，其中所述第二停止沟道不与所述第三阱或所述第四阱接触；
其中所述第三阱被电连接到所述器件的所述第二连接端子，并且其中所述第四阱、以及在所述第四阱中形成的所述第二导电类型的所述区域被电连接到所述器件的所述第一连接端子。
8.根据权利要求7所述的器件，其中从顶部观察，所述第二停止沟道区域完全围绕所述第三阱和所述第四阱中的每个阱。
9.根据权利要求7所述的器件，还包括第三垂直绝缘壁，从顶部观察，所述第三垂直绝缘壁围绕所述第二停止沟道区域、以及所述第三阱和所述第四阱，所述第三绝缘壁跨所述半导体层的所述整个厚度、并且跨所述掩埋层的所述整个厚度延伸。
10.根据权利要求1所述的器件，还包括所述第二导电类型的区域，在所述第一阱的与所述半导体衬底相反的表面的所述一侧上形成在所述第一阱中，并且其中在所述第一阱中形成的所述第二导电类型的所述区域被电连接到所述器件的所述第一连接端子。
11.根据权利要求7所述的器件，还包括第四垂直绝缘壁，所述第四垂直绝缘壁在所述器件的不包括所述掩埋区域的一部分中，所述第四垂直绝缘壁横向地界定第二二极管，所述第二二极管由所述半导体衬底与所述半导体层之间的结限定。
12.根据权利要求11所述的器件，其中所述半导体层的由所述第四垂直绝缘壁横向地界定的一部分经由接触区而被电连接到所述器件的所述第一连接端子。
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