CN112349776A - 保护装置 - Google Patents

保护装置 Download PDF

Info

Publication number
CN112349776A
CN112349776A CN202010794409.0A CN202010794409A CN112349776A CN 112349776 A CN112349776 A CN 112349776A CN 202010794409 A CN202010794409 A CN 202010794409A CN 112349776 A CN112349776 A CN 112349776A
Authority
CN
China
Prior art keywords
region
base region
insulating wall
conductivity type
peripheral insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010794409.0A
Other languages
English (en)
Inventor
O·奥里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Tours SAS
Original Assignee
STMicroelectronics Tours SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Tours SAS filed Critical STMicroelectronics Tours SAS
Publication of CN112349776A publication Critical patent/CN112349776A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H01L29/1008—Base region of bipolar transistors of lateral transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

本公开的实施例提供了一种保护装置。本公开提供了一种包括衬底的电子装置。衬底包括阱和横向地围绕该阱的外围绝缘壁。在阱中形成至少一个横向双极型晶体管，并且至少一个晶体管具有在平行的集电极区域和发射极区域下延伸的基极区域。外围绝缘壁在平行于集电极区域和发射极区域的第一方向上被加宽，使得基极区域穿透到外围绝缘壁中。

Description

保护装置
技术领域
本公开总体上涉及电子装置，并且更具体地，涉及防范静电放电的电子装置。
背景技术
在不受保护的集成电路中发生的静电放电(ESD)可能会在集成电路中产生不被期望的影响，大多数时间会导致形成电路的一部分的元件退化。这种退化常常会导致严重的故障，该故障能够使电路部分地、或甚至完全地无法工作。
为了避免潜在地由静电放电引起的损坏，现有集成电路通常包括防范这种静电放电的影响的装置。为了有效，这种保护装置应当理想地具有：
触发电压，该触发电压足够低，以便在静电放电的情况下正确地保护电路，并且该触发电压相对较高，以便在电路正常操作期间避免任何不合时宜的触发；
保持电压，在保护启动之后，该保持电压足够低，以使得电路能够暴露于尽可能低的电压，同时确保良好地耗散来自静电放电的电流；以及
动态电阻，该动态电阻尽可能低，使得钳位电压或极限电压尽可能低，该钳位电压或极限电压对应于在静电放电的情况下可以达到的最大电压。
现有防范静电放电的装置不能调和所有上述特性，这会影响这些装置的性能。
发明内容
存在改善现有防范静电放电的装置的性能的需求。
实施例克服了已知的防范静电放电的装置的全部或部分缺点。
实施例提供了一种包括衬底的电子装置，该衬底包括：
阱；
外围绝缘壁，横向地围绕阱；以及
至少一个横向双极型晶体管，形成在阱中，并且该至少一个横向双极型晶体管具有在平行的集电极区域和发射极区域下延伸的基极区域；
壁在平行于集电极区域和发射极区域的第一方向上被加宽，使得基极区域穿透到壁中。
根据一个实施例，基极区域在垂直于第一方向的第二方向上，在壁之前停止。
根据一个实施例：
衬底具有第一导电类型；
壁具有第一导电类型；
基极区域具有第一导电类型；
阱具有不同于第一导电类型的第二导电类型；并且
集电极区域和发射极区域具有第二导电类型。
根据一个实施例，基极区域以基极区域在第一方向上的长度的大致20％至大致50％的范围中的距离穿透到壁中，优选地，基极区域以基极区域在第一方向上的长度的20％至50％的范围中的距离穿透到壁中。
根据一个实施例，基极区域以基极区域在第一方向上的长度的大约30％的距离延续到壁中，优选地，基极区域以基极区域在第一方向上的长度的30％的距离延续到壁中。
根据一个实施例，第一导电类型是p型，并且第二导电类型是n型。
根据一个实施例，第一导电类型是n型，并且第二导电类型是p型。
根据一个实施例：
第一接触迹线与集电极区域竖直地对齐；并且
第二接触迹线与发射极区域竖直地对齐。
一个实施例提供了一种防范静电放电的装置，该装置包括至少一个这种类型的电子装置。
根据一个实施例，该装置具有大于5V的保持电压和小于7V的钳位电压。
根据一个实施例，该装置适合于保护极限电压在大致0V与大致5V之间、优选地在0V与5V之间的应用。
附图说明
在下面的对具体实施例的非限制性描述中，将结合附图详细讨论上述的和其他的特征和优点，其中：
图1示意性地示出了电子装置的实施例的俯视图；
图2示意性地示出了沿图1的平面AA的横截面透视图；
图3示意性地示出了沿图1的平面BB的横截面透视图；
图4示出了与参照图1至图3所讨论的装置的实施例等效的电路；并且
图5示出了防范静电放电的装置的实施例的电流-电压特性。
具体实施方式
在不同的附图中，相同的元件用相同的附图标记指定。特别地，不同实施例共有的结构元件和/或功能元件可以用相同的附图标记指定并且可以具有相同的结构特点、尺寸特点和材料特点。
为了清楚起见，仅示出和详细描述了对于理解所描述的实施例有用的步骤和元件。特别地，没有描述针对静电放电待被保护的部件或集成电路，这样的部件或集成电路与针对静电放电以常规方式被保护的部件或电路兼容。
在本公开的全文中，术语电“连接”用于指定电路元件之间的直接电连接，除了导体之外，该直接电连接没有其他中间元件，而术语“耦合”用于指定电路元件之间的电连接，该电连接可以是直接的，或者可以经由一个或多个中间元件。
在下面的描述中，当提及限定绝对位置的术语(诸如为术语“前”、“后”、“顶”、“底”、“左”、“右”等)、相对位置的术语(诸如术语“在……之上”、“在……之下”、“上”、“下”等)、或者限定取向的术语(诸如术语“水平”、“竖直”等)时，除非另有说明，否则参考附图的取向。
术语“大致”、“基本上”和“近似地”在本文中用于指定所讨论的值的正负10％的公差，优选是正负5％的公差。
图1示意性地示出了电子装置100的实施例的俯视图。
装置100在衬底300中集成了一个或多个平行的横向晶体管。图1是俯视图，该俯视图图示了晶体管的集电极区域和发射极区域的导电接触迹线的分布。
根据该实施例，装置100形成在衬底300的全部或一部分中。衬底300例如是硅晶片，在图1中仅示出了该硅晶片的一矩形部分。衬底300(或衬底300的一部分)在其上表面302处包括叉指结构。
在图1中，叉指结构由以下项形成：
基本上平行的第一指部310、312和314，从衬底300的第一侧(在图1中的右手侧)沿第一方向X在衬底300的上表面302处延伸；以及
基本上平行的第二指部320和322，从衬底300的第二侧(在图1中的左手侧)沿第一方向X在衬底300的上表面302处延伸。在本示例中，该第二侧是与第一侧相对的侧，使得第一指部310、312和314与第二指部320和322基本上彼此平行。
第一指部310、312和314形成第一区域(例如，晶体管的集电极区域)的接触迹线。第二指部形成第二区域(例如，晶体管的发射极区域)的接触迹线。
换句话说，此处，叉指结构由相互交错的两个“梳状物”形成，一个梳状物由第一指部310、312和314形成，并且另一个梳状物由第二指部320和322形成。因此，叉指结构包括沿垂直于第一方向X的第二方向Y的第一指部和第二指部的交替。换句话说，相邻的两个第一指部和相邻的两个第二指部分别由第二指部和第一指部隔开。
第一指部310、312和314与第二指部320和322彼此隔开。换句话说，指部310、312、314、320和322不连续。
为了简化起见，在图1的示例中，仅示出了五个指部(三个第一指部310、312、314与两个第二指部320、322)。然而，仍然在图1的示例中，衬底300还可以包括多个其他的第一指部和第二指部，这些第一指部和第二指部插入在第一指部312与第二指部322之间。
因此，衬底300可以包括任何数目的第一指部和任何数目的第二指部。第一指部的数目与第二指部的数目可以不同。衬底300可以例如包括八个第一指部和七个第二指部。
衬底300优选地包括至少两个第一指部和至少一个第二指部。图1示出了包括奇数个第一指部和偶数个第二指部的衬底300。然而，实际上，衬底300可以同样地包括偶数个或奇数个第一指部或第二指部。
图2示意性地示出了沿图1的平面AA的横截面透视图。横截面AA垂直于第一指部310、312和314与第二指部320和322的方向X(即，平行于方向Y)。
在图2中，衬底300在其上表面302下包括阱330。阱330由外围绝缘壁340横向地界定。在图2的横截面视图中，仅有平行于轴线X的绝缘壁340的壁是可见的。在该示例中，绝缘壁340包括在竖直的第三方向(Z)上堆叠的第一区3400(底部Iso)和第二区3402(顶部Iso)。
衬底300由第一导电类型的材料(例如，p型掺杂的单晶硅)制成。外围绝缘壁340具有与衬底300相同的导电类型，在这里是p型。同样在该示例中，第一区3400由p型掩埋层形成。第二区3402由同样是p型的另一层形成。
备选地，阱330的厚度基本上等于第二区3402的厚度，并且壁340则仅包括该第二区3402。
优选地，通过第二导电类型的掺杂材料的外延(通过外延生长)形成阱330，该第二导电类型不同于第一导电类型。阱330例如由n型硅制成。因此，阱330的导电类型不同于：
衬底300的导电类型；以及
壁340的导电类型。
在图2中，衬底300在其表面被钝化，并且因此，衬底300包括表面钝化层350。因此，在本示例中，衬底300的上表面302对应于衬底300的钝化层350的上表面。
在图2中，在阱330的下表面与衬底300之间的接口处形成了第三区360。第三区360沿方向Y延伸，并且在外围绝缘壁340之前停止。在该示例中，区360由n型掩埋层形成。
在衬底300的钝化层350下形成第一区域370、372和374与第二区域380和382。第一区域370、372和374与第二区域380和382是平行的、不连续的，并且第一区域与第二区域沿第一方向X延伸。在图2的示例中：
第一区域370、372和374分别与第一指部310、312和314竖直地对齐；并且
第二区域380和382分别与第二指部320和322竖直地对齐。
第一指部310、312和314穿过衬底300的钝化层350，以分别接触第一区域370、372和374。类似地，第二指部320和322穿过衬底300的钝化层350，以分别接触第二区域380和382。
在图2中，第三区域390在第一区域370、372和374与第二区域380和382下，从衬底300的钝化层350延伸。在第二方向Y上，第三区域390在外围绝缘壁340之前停止。
第一区域370、372和374与第二区域380和382具有与阱330相同的导电类型，在该示例中是n型。第三区域390具有与衬底300相同的导电类型，在本示例中是p型。
因此，第三区域390与第一区域370、372和374以及第二区域380和382形成p-n结。在图2中，第一区域370和372、第二区域380以及第三区域390结合地形成横向晶体管500，在这里是NPN型，也称为NPN横向晶体管500。在本示例中：
第一区域370和372形成晶体管500的集电极区域；
第二区域380形成晶体管500的发射极区域；
第三区域390形成晶体管500的基极区域；并且
第一区域374和第二区域382分别形成另一NPN横向晶体管的集电极区域和发射极区域，该另一NPN横向晶体管类似于晶体管500并且在图2中被部分地示出。
因此，分别将第一指部310和312连接到集电极区域370和372，以形成横向NPN晶体管500的集电极接触部。将第二指部320连接到发射极区域380，以形成横向NPN晶体管500的发射极接触部。基极区域390没有连接到接触迹线，该基极区域390被称为晶体管500的“浮动基极”。
图3示意性地示出了沿图1的平面BB的横截面透视图。横截面BB平行于第一指部310、312和314与第二指部320和322的方向X(即，垂直于方向Y)。在图3中，仅示出了第一指部310、第二指部320以及第一指部312的一部分，平面BB(图1)近似地在第一指部312的中间穿过衬底300。
在图3中，阱300同样由外围绝缘壁340横向地界定。在图3的横截面视图中，仅平行于轴线X的绝缘壁340的壁是可见的。在该示例中，绝缘壁340同样包括堆叠的第一区3400(底部Iso)和第二区3402(顶部Iso)。
第三区360沿方向X延伸，并且在外围绝缘壁340之前停止。
根据该实施例，壁340在平行于集电极区域370、372和374以及发射极区域380和382的第一方向X上被加宽(在图3的横截面视图中只可以看到集电极区域372)，使得基极区域390穿透到壁340中。
在图3中，基极区域390在由D标识的距离上穿透到壁340中，该距离D在基极区域390于第一方向X上的长度(由L标识)的大致20％至大致50％的范围中，优选地，距离D在区域390于第一方向X上的长度L的20％至50％的范围中。更优选地，基极区域390以基极区域390在第一方向X上的长度L的大约30％的距离D，穿透到壁340中，还更优选地，该距离D等于区域390在第一方向X上的长度L的30％。
备选地，基极区域390仅穿透到壁340的第二区3402中。在适当的情况下，第一区3400的宽度可以小于第二区3402的宽度，这些宽度均沿第一方向X评估。
包括与横向NPN晶体管500类似的一个或多个晶体管的装置100可以被使用，以保护至少一个集成电路和/或一个分立电子部件免受静电放电。例如，装置100能够保护输入/输出电路免受静电放电，该静电放电可以跨输入/输出电路发生。
为了保护一个或多个输入/输出电路，每个输入/输出电路包括设置为参考电势(例如，接地)的端子(由GND标识)，以及设置为非零电势的另一端子(由IO标识)，例如：
将晶体管500的集电极接触部310、312耦合或连接到设置为电势IO的端子；以及
将晶体管500的发射极接触部320耦合或连接到设置为接地GND的端子。
图4示出了与参照图1至图3所讨论的装置100的实施例等效的电路。
如结合图2和3所讨论的，为了简单起见，在下文中认为装置100包括单个横向NPN晶体管500。在图4的等效电路中，装置100的晶体管500包括：
集电极端子502(C)；
浮动基极504(B)；以及
发射极端子506(E)。
根据参照图2和图3所讨论的实施例：
例如，由连接到第一集电极区域370和372的接触迹线310和312形成晶体管500的集电极端子502；
例如，由基极区域390形成晶体管500的浮动基极504；并且
例如，由连接到第二发射极区域380的接触迹线320形成晶体管500的发射极端子506。
如在图4中图示的，装置100的晶体管500还包括：
第一齐纳二极管510，具有连接到晶体管500的浮动基极504的阳极，并且具有连接到晶体管500的集电极端子502的阴极；以及
第二齐纳二极管512，具有连接到晶体管500的浮动基极504的阳极，并且具有连接到晶体管500的发射极端子506的阴极。
在能够保护一个或多个输入/输出电路免受静电放电的装置100的示例中：
晶体管500的集电极端子502被连接到待保护的(多个)电路的输入/输出端子(IO)；并且
晶体管500的发射极端子506被设置为接地GND。
图5示出了防范静电放电的装置(例如，包括至少一个横向NPN晶体管500的装置100)的实施例的电流-电压特性。例如，图5的电流-电压特性对应于参照图4所讨论的等效电路。
在图5中，曲线700反映了流过NPN横向晶体管500的正向电流(由IF标识)或反向电流(由IR标识)的强度变化。这样的强度是正向偏压电压(由VF标识)或反向偏压电压(由VR标识)的函数。
因此，在图5中，曲线700被划分为两个部分：
与正向电流IF关于正向偏压电压VF的变化相对应的部分700F(在图5中的右手侧)；以及
与反向电流IR关于反向偏压电压VR的变化相对应的部分700R(在图5中的左手侧)。
曲线700的部分700F和700R在其符号内基本相同。为了简单起见，在下文中仅描述部分700F，基于下文中的指示，将这样的描述转置到曲线700的部分700R在本领域技术人员的能力范围内。
在正常操作中，装置100的正向偏压电压VF可以在从0V到极限电压(由VRM标识)的范围中取值。极限电压VRM对应于针对给定应用所提供的最大电压值。根据所考虑的应用，极限电压VRM例如是大致3V或大致5V。当晶体管500在极限电压VRM下被偏压时，漏电流(由IRM标识)流过晶体管500。
在例如由于静电放电而导致的过电压的情况下，偏压电压VF可能会暂时超过阈值电压(由VTRIG标识)。阈值电压VTRIG对应于用于触发保护的电压。为了避免不合时宜地触发保护的任何风险，被确定的是，阈值电压VTRIG大于在所考虑的应用中所提供的极限电压VRM。
一旦超过阈值电压VTRIG(即，一旦触发保护)，就会发生骤回效应(snap-backeffect)。这种骤回现象导致跨晶体管500的偏压电压显着降低。在骤回之后，偏压电压VF可以因此减少到被称为“保持值”的最小电压值(由VHOLD标识)。换句话说，保持电压VHOLD对应于在触发保护之后能够达到的最小电压。
骤回现象使得晶体管500能够将远大于其将导通的电流放电(在骤回之前，以相同值的电压导通的电流)。换句话说，骤回现象使得晶体管500能够传送大电流，同时限制了由静电放电引起的电压升高(暂时的过电压)。通过这样限制电压升高，降低了由晶体管500保护的一个或多个电路和/或部件的退化风险。
然而，即使在触发保护之后，静电放电仍然足以使晶体管500的正向偏压电压VF保持升高。电压VF的这种升高伴随着在跨晶体管500的电流IF中的升高。然后，根据IF＝VF/RDYN类型的关系，跨过晶体管500的电流IF基本上与正向偏压电压VF成比例，其中RDYN称为保护的“动态电阻”。
如在图5中图示的，正向偏压电压VF的值随后可以升高到被称为钳位电压的值(由VCL标识)。钳位电压VCL对应于由保护可接受的最大强度(峰值脉冲电流)，该最大强度由IPP标识。
针对某些应用，期望获得大于极限电压VRM的保持电压VHOLD。发明人已经观察到，可以通过调节晶体管500的基极区域和发射极区域的掺杂水平来修改保持电压VHOLD的值。特别地，发明人已经观察到在晶体管500的基极区域和发射极区域的掺杂水平中的升高导致保持电压VHOLD的降低。
针对具有穿透到外围绝缘壁340中的基极区域390的晶体管500(图3)，发明人已经进一步观察到可以降低触发电压VTRIG而不降级保护的质量。触发电压VTRIG的降低意味着保护更快且更灵敏。触发电压VTRIG的降低可以进一步降低在结构的完全激活之前，由应用看到的残余钳位电压VCL。换句话说，发明人已经观察到可以通过改善动态电阻RDYN的值来获得更灵敏的保护，由于并联的两个齐纳二极管510和512的存在(图4)，所以装置100具有经改善的串联电阻。
如参照图3所讨论的，在壁340内侧以基极区域390在第一方向X上的长度L的大约30％延续的基极区域，使得针对相同的电流IF能够获得在钳位电压VCL中约8.5％的降低。换句话说，在相同电压VF的情况下，晶体管500能够传送比具有不穿透到外围绝缘壁340中的基极区域390的晶体管更大的电流IF。
特别地，一种防范静电放电的装置使得可以获得大于5V的保持电压VHOLD，同时保持小于7V的阻断电压VCL，该防范静电放电的装置包括如上文参照图1至图3所描述的至少一个装置100。因此，这种保护装置与极限电压VRM在大致0V至大致5V之间、优选地在0V至5V之间的应用兼容。通过两个齐纳二极管510和512(图4)的存在，获得所期望的保持电压VHOLD的值。
已经描述了各种实施例和变型。本领域技术人员将理解，这些各种实施例和变型的某些特征可以被组合，并且本领域技术人员将想到其他变型。特别地，先前参照图1至图5所描述的内容以装置100的、包括至少一个横向NPN型晶体管500的实施例为示例。然而，在本公开中作为示例的导电类型(掺杂)可以被反转。特别地，基于上文提供的指示，将这样的实施例适于包括至少一个横向PNP型晶体管的装置100在本领域技术人员的能力范围内。
最后，基于上文给出的功能指示，所描述的实施例和变型的实际实施方式在本领域技术人员的能力范围内。特别地，基于上面的指示，在跨待保护的(多个)电路和/或分立部件的装置100中包括的晶体管500的接触迹线的连接在本领域技术人员的能力范围内。
可以将上述各个实施例组合以提供额外实施例。可以根据上述详细描述对实施例进行这些和其他改变。通常，在以下权利要求中，不应将所使用的术语解释为将权利要求限制为在说明书和权利要求中所公开的特定实施例，而应当解释为包括所有可能的实施例以及这些权利要求所享有的等同物的全部范围。因此，权利要求不受公开内容限制。

Claims (20)

1.一种电子装置，包括衬底，所述衬底包括：
阱；
外围绝缘壁，横向地围绕所述阱；以及
至少一个横向双极型晶体管，形成在所述阱中，并且所述至少一个横向双极型晶体管具有在平行的集电极区域和发射极区域下延伸的基极区域；
所述外围绝缘壁在平行于所述集电极区域和所述发射极区域的第一方向上被加宽，使得所述基极区域穿透到所述外围绝缘壁中。
2.根据权利要求1所述的装置，其中所述基极区域在垂直于所述第一方向的第二方向上与所述外围绝缘壁隔开。
3.根据权利要求1所述的装置，其中：
所述衬底具有第一导电类型；
所述外围绝缘壁具有所述第一导电类型；
所述基极区域具有所述第一导电类型；
所述阱具有不同于所述第一导电类型的第二导电类型；并且
所述集电极区域和所述发射极区域具有所述第二导电类型。
4.根据权利要求1所述的装置，其中所述基极区域以所述基极区域在所述第一方向上的长度的大致20％至大致50％的范围中的距离，穿透到所述外围绝缘壁中。
5.根据权利要求1所述的装置，其中所述基极区域以所述基极区域在所述第一方向上的长度的大致30％的距离，穿透到所述外围绝缘壁中。
6.根据权利要求3所述的装置，其中所述第一导电类型是p型，并且所述第二导电类型是n型。
7.根据权利要求3所述的装置，其中所述第一导电类型是n型，并且所述第二导电类型是p型。
8.根据权利要求1所述的装置，还包括：
第一接触迹线，与所述集电极区域竖直地对齐；以及
第二接触迹线，与所述发射极区域竖直地对齐。
9.一种静电放电保护装置，包括：
至少一个电子装置，包括：
衬底；
阱，在所述衬底中；
外围绝缘壁，横向地围绕所述阱；以及
在所述阱中的至少一个横向双极型晶体管，所述至少一个横向双极型晶体管具有集电极区域、发射极区域和基极区域，所述集电极区域和所述基极区域沿第一方向延伸，并且所述集电极区域和所述基极区域沿垂直于所述第一方向的第二方向彼此横向地隔开，所述基极区域在所述集电极区域和所述发射极区域下延伸，
其中所述外围绝缘壁沿所述第一方向具有延伸到所述外围绝缘壁中的宽度。
10.根据权利要求9所述的装置，其中所述静电放电保护装置具有大于5V的保持电压和小于7V的钳位电压。
11.根据权利要求9所述的装置，被配置为保护极限电压在大致0V至大致5V之间的应用。
12.根据权利要求9所述的装置，还包括：
输入/输出IO端子，电耦合到所述至少一个横向双极型晶体管的所述集电极区域，
其中所述至少一个横向双极型晶体管的所述发射极区域电耦合到电接地。
13.根据权利要求12所述的装置，还包括：
第一齐纳二极管，所述第一齐纳二极管具有电连接到所述至少一个横向双极型晶体管的所述基极区域的阳极，所述第一齐纳二极管具有电连接到所述至少一个横向双极型晶体管的所述集电极区域的阴极；以及
第二齐纳二极管，所述第二齐纳二极管具有电连接到所述至少一个横向双极型晶体管的所述基极区域的阳极，所述第二齐纳二极管具有电连接到所述至少一个横向双极型晶体管的所述集电极区域的阴极。
14.一种装置，包括：
衬底；
阱，在所述衬底中；
外围绝缘壁，横向地围绕所述阱；以及
所述阱中的横向双极型晶体管，所述横向双极型晶体管具有集电极区域、发射极区域和基极区域，所述集电极区域和所述基极区域沿第一方向延伸，并且所述集电极区域和所述基极区域沿垂直于所述第一方向的第二方向彼此横向地隔开，所述基极区域在所述集电极区域和所述发射极区域下延伸，
其中所述外围绝缘壁沿所述第一方向具有延伸到所述外围绝缘壁中的宽度。
15.根据权利要求14所述的装置，其中所述外围绝缘壁沿所述第一方向的宽度大于所述阱沿所述第一方向的宽度。
16.根据权利要求14所述的装置，其中：
所述衬底具有第一导电类型；
所述外围绝缘壁具有所述第一导电类型；
所述基极区域具有所述第一导电类型；
所述阱具有不同于所述第一导电类型的第二导电类型；并且
所述集电极区域和所述发射极区域具有所述第二导电类型。
17.根据权利要求14所述的装置，其中所述基极区域以所述基极区域在所述第一方向上的长度的大致20％至大致50％的范围中的距离，穿透到所述外围绝缘壁中。
18.根据权利要求14所述的装置，其中所述基极区域以所述基极区域在所述第一方向上的长度的大致30％的距离，穿透到所述外围绝缘壁中。
19.根据权利要求14所述的装置，还包括：
第一接触迹线，沿所述第一方向延伸，并且覆盖所述集电极区域；以及
第二接触迹线，沿所述第一方向延伸，并且覆盖所述发射极区域，所述第二接触迹线沿所述第二方向与所述第一接触迹线横向地隔开。
20.根据权利要求18所述的装置，还包括：
在所述衬底上的钝化层，所述第一接触迹线和所述第二接触迹线中的每个接触迹线至少部分地接触所述钝化层。
CN202010794409.0A 2019-08-09 2020-08-10 保护装置 Pending CN112349776A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1909122 2019-08-09
FR1909122A FR3099849B1 (fr) 2019-08-09 2019-08-09 Dispositif de protection

Publications (1)

Publication Number Publication Date
CN112349776A true CN112349776A (zh) 2021-02-09

Family

ID=68501803

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010794409.0A Pending CN112349776A (zh) 2019-08-09 2020-08-10 保护装置
CN202021642629.3U Active CN213042916U (zh) 2019-08-09 2020-08-10 一种电子装置、一种静电放电保护装置和一种半导体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202021642629.3U Active CN213042916U (zh) 2019-08-09 2020-08-10 一种电子装置、一种静电放电保护装置和一种半导体装置

Country Status (4)

Country Link
US (1) US11581304B2 (zh)
EP (1) EP3772753B1 (zh)
CN (2) CN112349776A (zh)
FR (1) FR3099849B1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4207285A1 (en) * 2021-12-31 2023-07-05 Nexperia B.V. Semiconductor device and esd protection device comprising the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6501632B1 (en) * 1999-08-06 2002-12-31 Sarnoff Corporation Apparatus for providing high performance electrostatic discharge protection
US6696731B2 (en) * 2002-07-26 2004-02-24 Micrel, Inc. ESD protection device for enhancing reliability and for providing control of ESD trigger voltage
US20050224882A1 (en) * 2004-04-08 2005-10-13 International Business Machines Corporation Low trigger voltage esd nmosfet triple-well cmos devices
JP2010129893A (ja) * 2008-11-28 2010-06-10 Sony Corp 半導体集積回路
JP2013073992A (ja) * 2011-09-27 2013-04-22 Semiconductor Components Industries Llc 半導体装置
US10483257B2 (en) * 2014-02-18 2019-11-19 Nxp Usa, Inc. Low voltage NPN with low trigger voltage and high snap back voltage for ESD protection
DE102014113989B4 (de) * 2014-09-26 2020-06-04 Infineon Technologies Ag Verfahren zur Herstellung eines Bipolartransistors
US9997510B2 (en) * 2015-09-09 2018-06-12 Vanguard International Semiconductor Corporation Semiconductor device layout structure
GB2561390B (en) * 2017-04-13 2020-03-11 Raytheon Systems Ltd Silicon carbide transistor
US10811497B2 (en) * 2018-04-17 2020-10-20 Silanna Asia Pte Ltd Tiled lateral BJT

Also Published As

Publication number Publication date
CN213042916U (zh) 2021-04-23
EP3772753A1 (fr) 2021-02-10
FR3099849A1 (fr) 2021-02-12
FR3099849B1 (fr) 2021-08-27
EP3772753C0 (fr) 2023-11-29
US20210043622A1 (en) 2021-02-11
EP3772753B1 (fr) 2023-11-29
US11581304B2 (en) 2023-02-14

Similar Documents

Publication Publication Date Title
US6621126B2 (en) Multifinger silicon controlled rectifier structure for electrostatic discharge protection
US11152351B2 (en) High surge transient voltage suppressor
US20140367830A1 (en) Esd protection device
US8111495B2 (en) Low forward voltage drop transient voltage suppressor and method of fabricating
US9461032B1 (en) Bipolar ESD protection device with integrated negative strike diode
CN105514103B (zh) 静电放电保护器件
US20150116873A1 (en) Crowbar device for voltage transient circuit protection
US11362513B2 (en) Hybrid overvoltage protection device and assembly
CN213042916U (zh) 一种电子装置、一种静电放电保护装置和一种半导体装置
US10923466B2 (en) Vertical transient voltage suppression device
US20130334665A1 (en) Semiconductor device
CN213635987U (zh) 针对静电放电保护的器件
EP0564473B1 (en) Electrostatic discharge protection device
US6768176B1 (en) Electrostatic discharge protection circuit
US6680493B1 (en) ESD protective transistor
US20020043688A1 (en) Integrated circuit provided with overvoltage protection and method for manufacture thereof
EP0730300B1 (en) Device for the protection of an integrated circuit against electrostatic discharges
CN212342624U (zh) 针对静电放电的保护器件
EP0606667A1 (en) Semiconductor device with an integrated circuit provided with over voltage protection means
US6791808B2 (en) Clipping device with a negative resistance
TWI409937B (zh) 半導體結構
CN115692408A (zh) 半导体装置和包括该半导体装置的esd保护装置
KR100228276B1 (ko) 반도체 장치의 보호 소자
JPS6384146A (ja) 半導体装置
KR20010095799A (ko) 반도체소자의 보호소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination