JP2005519286A - テスト回路を有する集積回路 - Google Patents

Abstract

テスト対象のアプリケーション回路と、前記アプリケーション回路をテストするために設けられ、且つテストの目的で前記アプリケーション回路に適用される望ましいテストパターンを生成する構成を含むセルフテスト回路とを有する集積回路において、前記アプリケーション回路を通過するテストパターンに基づいて発生する出力信号はシグネチャレジスタによって評価され、前記望ましいテストパターンを生成する構成はビット変更回路を含み、前記ビット変更回路は、シフトレジスタによって供給されるテストパターンの疑似ランダムシーケンスが変更されるように組み合わせ論理の第１の制御入力を個別に制御して、近似により望ましいテストパターンを獲得し、且つ前記組み合わせ論理の第２の制御入力を制御し、それによって第１の制御入力を阻止することができ、この結果、前記組み合わせ論理の前記第１の制御入力を制御することによって、前記シフトレジスタによって供給され且つ既に望ましいテストパターンであるテストパターンは前記ビット変更回路により変更されない。

Description

本発明は、テスト対象のアプリケーション回路と、アプリケーション回路をテストするために設けられ、且つテストの目的でアプリケーション回路に適用される決定論的テストパターンを生成するための構成を備えるセルフテスト回路とを有する集積回路に関するものであり、アプリケーション回路を通過するテストパターンに基づいて発生する出力信号はシグネチャレジスタによって評価される。決定論的テストパターンを生成するための構成はビット変更回路を含み、このビット変更回路は、シフトレジスタによって供給されるテストパターンの疑似ランダムシーケンスを組み合わせ論理によって変更し、望ましい決定論的テストパターンシーケンスを獲得する。

集積回路を製造する際、それらの機能をテストすることが一般的に望まれている。このようなテストは外部のテスト装置によって行われる場合がある。このような回路の非常に高い集積密度、これらの回路が動作する非常に速いクロック速度、および必要とされる非常に多数のテストベクトルのために、外部テストには多くの問題およびコストが関わる。集積回路の速い内部クロック速度は、外部につながる比較的非常に遅い入力／出力ボンドパッドステージと好ましくない比率にある。従って、集積回路の一種のセルフテストを行うことを可能とすることが望ましい。集積回路は、アプリケーション回路をテストするために用いられるセルフテスト回路を収容し、このアプリケーション回路も集積回路内に組み込まれている。アプリケーション回路とは、集積回路の実際の使用目的のために設けられる回路を意味する。

このような回路をテストすることには、テスト中にいわゆる”Ｘ”、即ち明らかに評価することができない信号、を発生する回路内の構成要素に関するさらなる問題が含まれる。このような信号は、特にアナログまたは記憶動作をする構成要素によって発生される。

例えば、アプリケーション回路内に配置されたＲＡＭが任意の出力信号を生成する場合がある。このようなＲＡＭによって生成され、回路を伝搬した信号を、テスト中に回路の出力側で明らかに評価することはもはや不可能である。

この問題を回避するため、回路内で決定論的テストパターンを発生するための構成を提供することが欧州特許出願公開第１１７８３２２号明細書より知られており、この構成はビット変更回路を含み、このビット変更回路はシフトレジスタによって供給されるテストパターンの疑似ランダムシーケンスを組み合わせ論理によって変更し、近似によって望ましい決定論的テストパターンを獲得する。しかし、ハードウェア内に都合の良く構成されたビット変更回路は可能な限り単純でなければならず、従って望ましいビット変更を行うだけでなく、望ましくないビット変更も行うため、これを完全に実現することは事実上不可能である。即ち、既に望ましいテストパターンであるテストパターンまでもが変更されてしまうが、これらは実際には変更すべきものではない。

本発明の目的は、既に望ましい決定論的テストベクトルであるテストパターンをビット変更回路が変更しない程度にＤＥ（０００１１０）より知られているテスト回路をさらに改良することである。

本発明によれば、この目的は、請求項１の特徴によって解決される。

テスト対象のアプリケーション回路と、前記アプリケーション回路をテストするために設けられ、且つテストの目的で前記アプリケーション回路に適用される望ましいテストパターンを生成する構成を含むセルフテスト回路とを有する集積回路において、前記アプリケーション回路を通過するテストパターンに基づいて発生する出力信号はシグネチャレジスタによって評価され、前記望ましいテストパターンを生成する構成はビット変更回路を含み、前記ビット変更回路は、シフトレジスタによって供給されるテストパターンの疑似ランダムシーケンスが変更されるように組み合わせ論理の第１の制御入力を個別に制御して、近似により望ましいテストパターンを獲得し、且つ前記組み合わせ論理の第２の制御入力を制御し、それによって第１の制御入力を阻止することができ、この結果、前記組み合わせ論理の前記第１の制御入力を制御することによって、前記シフトレジスタによって供給され且つ既に望ましいテストパターンであるテストパターンは前記ビット変更回路により変更されない。

冒頭の段落で既に明らかなように、ビット変更回路は、既に望ましいテストパターンであるシフトレジスタによって供給された疑似ランダムテストパターンも組み合わせ論理の第１の入力の対応する制御によって変更してしまう可能性がある。従って、本発明によれば、組み合わせ論理のさらなる制御の可能性、即ち第２の制御入力を設け、これにより組み合わせ論理を制御し、第１の入力を制御することによって行われる変更を阻止することができる。既に望ましく、従って変更する必要のないテストパターンの場合、これらの第２の入力が制御されるようにビット変更回路が実行される。

その理由は、集積回路上で占有されるスペースのため構成要素の数を最小限にする必要があるので、通常ハードウェア内に構成されるビット変更回路は、第１の制御入力に対して必要とされる変更制御語を正確に供給することができないことにある。従って、小さなビット変更回路を有し、尚且つ望ましいテストパターンのみをテスト対象の回路へ供給することが可能となる。望ましいテストパターンは決定論的またはランダムテストパターンであってよい。

本発明によるセルフテスト回路を有する集積回路のさらなる本質的な利点は、アプリケーション回路をテストプロセスのために変更する必要がないこと、即ちアプリケーション回路を使用するのに最適な方法で構成することができることである。セルフテスト回路は、通常の動作およびアプリケーション回路の使用に影響を及ぼすことは決してない。

さらに、本発明によるセルフテスト回路はアプリケーション回路のテストをチップ上で行うことを可能とし、比較的遅いボンドパッド接続によってテストが妨害されることがなく、アプリケーション回路を最高クロック速度で作動させることができる。

請求項３に記載されている本発明の実施の形態によれば、テストパターンカウンタを有利に使用して、複数のテスト手順の間にどのテストパターンがアプリケーション回路を通過するかをマスキングロジックに知らせる信号を供給することにより、テスト中にアプリケーション回路の出力信号の記憶またはアナログ構成要素によって前記手順で影響を受けたビットをマスキングロジックが阻止することができるようにしてもよい。

請求項４に記載されている本発明のさらなる実施の形態によって設けられたシフトサイクルカウンタは、アプリケーション回路に設けられたシフトレジスタの状態をマスキングロジックに知らせる。このようにして、シフトレジスタのどのビットをマスキングロジックによって阻止し、どれを阻止しないかを把握する。

本発明のこれらおよび他の態様は、以下に説明される実施の形態を参照することで明らかとなるであろう。

集積回路の製造後、アプリケーション回路１が完全に動作するかをテストすることが望ましい。この目的のため、集積回路上にセルフテスト回路を設けており、このセルフテスト回路は図示されているように回路素子５乃至１６を含む。

本発明による集積回路において、セルフテスト回路を完全にアプリケーション回路１の外に構成して、通常の動作の間にその動作に影響を及ぼさないようにセルフテスト回路を実現している。

図示された実施の形態において、アプリケーション回路１は、シフトレジスタである３つの回路連鎖２、３および４を備えていると仮定する。または、それよりも多くのまたは少ない数のシフトレジスタを設けてもよい。

セルフテスト回路には、テストパターンの疑似ランダムシーケンスを供給する線形フィードバックシフトレジスタ５が組み込まれている。シフトレジスタ５はフィードバックされ、且つ限定された長さしか有していないため、このテストパターンシーケンスは実際にはランダムではなく反復パターンを有している。しかし、このパターンシーケンスには、アプリケーション回路１をテストするのに最適なテストパターンを実際には含んでいないという欠点がある。

このため、ビット変更回路９が設けられており、このビット変更回路９は組み合わせ論理６、７および８を介して線形フィードバックシフトレジスタ５の出力信号を変化させ、それにより組み合わせ論理６、７および８の出力側で、従ってアプリケーション回路１およびそれらの回路連鎖２、３および４の入力側で、予め決定可能で且つ決定論的な構造を有するテストパターンが得られる。これは、変更回路９が線形フィードバックシフトレジスタ５によって供給されたテストパターンの個々のビットを組み合わせ論理６、７および８を用いて変更することによって達成され、それによって望ましいテストパターンを獲得する。望ましいテストパターンは決定論的またはランダムテストパターンであってよい。

残念ながら、これは必ずしも効果を発揮するわけではない。特に、通常ハードウェア内に構成されるビット変更回路９の大きさを小さくする必要がある場合、望ましいテストパターンのみがテスト対象の回路１に送られるように、シフトレジスタ５によって供給されたすべての疑似ランダムテストパターンを変更することができない。シフトレジスタ５によって供給され且つ既に望ましいテストパターンであるテストパターンも変更されてしまい、これは望ましくない。

従って、本発明によれば、組み合わせ論理６、７および８のさらなる制御の可能性、即ち第２の制御入力を設け、これにより組み合わせ論理６、７および８を制御して、第１の入力側で制御信号を阻止することができる。従って、第２の制御入力が制御される場合、組み合わせ論理によってビットが変更されることはない。

既に望ましいテストパターンがシフトレジスタ５によって供給されている場合、組み合わせ論理６、７および８のこれらの第２制御入力が制御されるようにビット変更回路９が実行される。

従って、不要な変更は阻止される。

組み合わせ論理を通過するすべてのテストパターン、即ちすべての望ましいテストパターンが、図示された実施の形態によるアプリケーション回路１内の回路連鎖２、３および４に適用される。

これらのテストパターンに基づいて、アプリケーション回路１内の回路連鎖２、３および４は出力信号を供給し、これらの出力信号はＯＲゲート１０、１１および１２を介してシグネチャレジスタ１３に与えられる。

シグネチャレジスタ１３は、それぞれがテストパターンを含む複数のテストサイクルにおけるテスト結果を組み合わせ、テスト手順後、アプリケーション回路１の動作が妨害されていない場合には所定の値を有していなければならないいわゆるシグネチャを供給するように実行される。

しかし、ここで、アナログまたは記憶動作を行う回路素子がアプリケーション回路１内またはその回路連鎖２、３および／または４内に設けられている場合がある（通常は設けられている）という問題がある。このような回路素子は、明らかな出力信号を供給しない、即ちそれに印加された入力信号に基づいて、決定論的出力信号を供給しない。むしろそれらの出力信号はランダムである。このような信号はテスト結果を乱すものではないが、テスト結果内の所定のビットを使用不可能にしてしまうことは明らかである。

しかし、可能な限り単純な構造によってこのような構成要素を有するアプリケーション回路１をテストすることを可能とするため、マスキングロジック１４が設けられており、このマスキングロジック１４はＯＲゲート１０、１１および１２へ制御信号を供給する。これらの信号を用いて、マスキングロジック１４は、記憶またはアナログ動作をする構成要素の影響が及ぼされていないビットのみがテスト中にシグネチャレジスタ１３に到達するように、ＯＲゲート１０、１１および１２を制御する。

その結果、明らかな評価が可能で明らかな結果を生成することのできるビットのみがシグネチャレジスタ１３に到達する。アプリケーション回路１が記憶またはアナログ動作をする構成要素を含んでいる場合でも、完全にテスト結果を示している明らかなシグネチャをテストの終わりにシグネチャレジスタ１３で生成することができる。

テストがどの程度進行したかをマスキングロジック１４に通知するため、マスキングロジック１４およびビット変更回路９へ対応する信号を供給するテストパターンカウンタ１５が設けられている。

テストパターンカウンタによって供給される現在のテストパターンの数によって、アプリケーション回路１の回路連鎖２、３および４の出力信号内でどのビットを評価することができ、シグネチャレジスタ１３に送ることができるか、またはどのビットをＯＲゲート１０、１１および１２によって阻止するかを把握するように、マスキングロジック１４はプログラムされ且つ回路技術的に実行される。

さらに、シフトサイクルカウンタ１６が設けられ、その出力信号は同様にビット変更回路９およびマスキングロジック１４に到達する。

シフトサイクルカウンタ１６は、シフトレジスタ２、３および４の状態を知らせる信号をマスキングロジック１４へ供給する。カウンタ１６の位置は、シフトレジスタ２、３および４のどの位置をマスクすべきかをマスキングロジックに指示する。

本発明によるセルフテスト回路により、何ら制限なくチップ上でアプリケーション回路１をテストする可能性が与えられる。アプリケーション回路１を変更する必要はなく、その実際の動作に合わせて最適に実行することができる。遅い外部のボンドパッド接続をテストのために使用する必要がないため、最高クロック速度でテストを行うことも可能である。さらに、記憶またはアナログ動作をする構成要素を含むアプリケーション回路に対して制限なくすべてのテスト手順を行うことが可能である。さらに、実際に望ましい決定論的またはランダムなテストパターンであるテストパターンのみがテスト対象の回路１に到達することが確実となる。しかし、ビット変更回路の構成要素の数を少なくして、集積回路上で占有されるスペースも少なくするようにしてもよい。

唯一の図は、アプリケーション回路１を含む集積回路のブロック図である。このアプリケーション回路は、集積回路に使用することを想定した回路である。

Claims (6)

1. テスト対象のアプリケーション回路と、前記アプリケーション回路をテストするために設けられ、且つテストの目的で前記アプリケーション回路に適用される望ましいテストパターンを生成する構成を含むセルフテスト回路とを有する集積回路であって、
   前記アプリケーション回路を通過するテストパターンに基づいて発生する出力信号はシグネチャレジスタによって評価され、
   前記望ましいテストパターンを生成する構成はビット変更回路を含み、
   前記ビット変更回路は、シフトレジスタによって供給されるテストパターンの疑似ランダムシーケンスが変更されるように組み合わせ論理の第１の制御入力を個別に制御して、近似により望ましいテストパターンを獲得し、且つ前記組み合わせ論理の第２の制御入力を制御し、それによって第１の制御入力を阻止することができ、この結果、前記組み合わせ論理の前記第１の制御入力を制御することによって、前記シフトレジスタによって供給され且つ既に望ましいテストパターンであるテストパターンは前記ビット変更回路により変更されない、集積回路。
2. 前記ビット変更回路はハードウェア回路として形成されることを特徴とする、請求項１に記載の集積回路。
3. マスキングロジックは、前記マスキングロジックへ信号を供給するテストパターンカウンタと関連し、前記信号はテスト中に前記マスキングロジックへ有効テストパターンの特性値を常時供給することを特徴とする、請求項１に記載の集積回路。
4. 前記マスキングロジックには、このマスキングロジックに信号を供給するシフトサイクルカウンタが設けられ、前記信号は前記アプリケーション回路内のシフトレジスタのシフト状態を示すことを特徴とする、請求項１に記載の集積回路。
5. マスキングロジックが設けられ、前記マスキングロジックは、前記アプリケーション回路の回路構造に基づいて不確定な状態である前記アプリケーション回路の出力信号のビットをテスト中に阻止し、他のビットのみを前記シグネチャレジスタへ供給することを特徴とする、請求項１に記載の集積回路。
6. 前記ビット変更回路は前記組み合わせ論理の前記第２の制御入力の制御のための別個の出力を有しておらず、前記組み合わせ論理の前記第２の制御入力の前記制御は、前記第１の制御入力を制御する前記ビット変更回路９の出力に統一化されていることを特徴とする、請求項１に記載の集積回路。

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