JP2005510089A - 半導体デバイスの製造方法 - Google Patents
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Abstract
本発明は一般に半導体デバイス、例えばレーザに関し、詳細には単一周波数レーザに関し、これらのデバイスの製造に関連した問題を解決することを対象とする。具体的には、複数の層（１、２、３、４、５）を有する基板上に形成されたレーザデバイスが提供される。このレーザデバイスは、これらの層のうちの少なくとも１つの層の部分を選択的に除去することによって確立された少なくとも１つのウェーブガイド（例えばリッジ）を備える。このデバイス上には、後続の配置を容易にするためのアライメントフィーチャが提供される。
Description
本発明は一般に半導体デバイスに関し、特に、例えばウェーブガイドのようなオプトエレクトロニクデバイスに関し、より詳細には、これらのデバイス上に、そのデバイスと他の表面またはデバイスとの間の後のアライメントまたはレジストレーションの助けとなるアライメントまたはレジストレーションフィーチャを高い精度で製作する方法に関する。
当技術分野において電子デバイスはよく知られており、ウェーブガイドを含むオプトエレクトロニクデバイスもその一種である。例えばフィルタ、レーザまたはレーザダイオードを含むウェーブガイドは、データ通信、電気通信、測定学およびセンシングの分野に多くの応用を有する。
周知のオプトエレクトロニクデバイスの一例がリッジ導波路レーザである。図１に、「リッジ」レーザまたはレイジングデバイス７の典型例を示す。この図の完成したリッジレーザデバイスは、説明の目的のために単純化したものである。動作時、光９は主に、陰影を付けた領域８から発射される。「リッジ」６の形成は、半導体基板５の上に形成された少なくとも４つの一連のエピタキシャル層１、２、３、４を含む図２に示すような積層材料をエッチングすることによって実施される。ｎ型基板５の場合、コンタクト層である最上位層１はｐ型材料を含み、第２の層２はクラッド層であり、やはりｐ型材料を含む。第３の層３は一般に、アンドープのいくつかの活性層を含む。これらの活性層は光の誘導および利得目的に使用され、バルク量子井戸ないし量子ドットからなることができる。第４の層４はｎ型のクラッド層である。さらに、適当なエッチングストップ層を構造２０に含めることもできることを理解されたい。一般に、他の半導体デバイスと同様に、１枚の半導体ウェーハ上に多数のリッジレーザが形成され、続いて分割される。したがって、図示の構造は、より大きな半導体ボディの一部分にすぎないと理解されたい。
波長１．２〜２．０μｍで発光するＩｎＰレーザの場合、最上位のエピタキシャル層１は一般にＩｎＧａＡｓ、第２、第４の層および基板は一般にＩｎＰであり、層３は一般にＩｎＧａＡｓＰおよび／またはＩｎＧａＡｌＡｓを含む。他の材料の組合せも可能である。さらに、代替の半導体材料、例えばＧａＡｓ、ＧａＳｂまたはＧａＮに基づく材料は別のエピタキシャル層を含み、代替のエッチング液を必要とすることを理解されたい。
図３に単純化した形で示す「リッジ」レーザ製造プロセスは、図４に示すように、最上位層１の上のレジスト材料層４０に適当なリソグラフィ技法を使用してリッジの輪郭を形成３０することから開始される。レジスト材料の形状は、リソグラフィプロセスで使用するマスクによって決まる。この後に形成されるリッジの輪郭はこのマスクの輪郭によって決まる。
このプロセスの次のステップは、この構造をエッチングして、レジスト材料によって覆われていない領域の最上位層、および同じ領域の第２の層の一部分を除去するステップ３１である。層２のエッチングされた領域の残りの部分５１、５２の厚さ（ｔ）は、完成した「リッジ」レーザの特性に寄与する。最上位層および第２の層のレジスト材料によって覆われた領域は、このエッチングプロセスの実質的な影響を受けず、したがってマスクの輪郭と事実上一致した高くなった表面すなわちリッジを残す。形成されるリッジの幅（ｗ）は、レジスト材料４０が形成する輪郭の幅と一致する。
このプロセスの第３のステップ３２は、図６ａに示すように、この構造の上に誘電体コーティング６０を適用するステップである。次のステップ３３は、図６ｂに示すように、誘電材料６０のリッジの上面を覆っている部分６１を、従来のエッチング技法を使用して除去することを含む。最後のステップ３４は、図６ｃに示すように、リッジ６の誘電材料によって覆われていない部分に金属コンタクト層６２を適用して金属コンタクト６２を形成するステップである。図示されていないこの他のステップには、アロイングステップおよび約１００〜１２０μｍまで基板を薄くするステップ、金属コンタクト層を基板に適用する別の金属コーティングステップおよびこれに続くアロイングステップ、特定のポイントでリッジレーザを劈開させてレーザの端を画定する劈開ステップ、ならびにウェーハを個々のリッジレーザデバイスに分割するステップが含まれる。
ウェーブガイドの性能を向上させるためにはリッジが欠陥を含むと有利である。
従来の方法によれば、リッジの長さ、したがってレーザの長さは、処理加工した材料の縁を、リッジに垂直なダイヤモンドスクライブでマーキングすることによって画定される。ツールの精巧さが増したことにより、数ミクロンの絶対マーキング精度、１μｍ未満の相対マーキング精度が可能になった。しかし、欠陥（例えばスロット）の位置に対して正確な絶対マーキングを達成するため、リソグラフィによって専用の劈開フィーチャが画定される。これは、活性層の非選択的ドライエッチング、および最後に鋭い線が得られる専用の結晶学的ウェットエッチングを使用して達成される。この鋭い線は、図７に示すように２つの結晶面間の交線である。次いでこの縁は劈開面の位置、したがって（ファセットと呼ばれる）レーザの端面の働きをする。例えば、図７では、劈開プロセスの後にリッジレーザデバイスが、線ａ−ａによって画定された端面を有するであろう。ＩｎＰ基板に対して適当なウェットエッチング液はＨＣｌである。この場合もやはり、上に説明したエッチング液はＩｎＰ基板に固有のものであり、ＧａＡｓなどの代替基板には別のエッチング液が必要となる可能性があることを理解されたい。共振器長に対するスロットのレジストレーションは、直接描画電子ビームリソグラフィシステムの高い解像度によって得られる。劈開フィーチャは、リッジおよびスロットの形成とは別個のプロセスで形成される。
先に詳述したとおり、この既存の技法は、フィーチャの画定およびリソグラフィレベル間のリファレンシングが非常に正確な直接描画電子ビームリソグラフィを使用して実施される。しかし、この技法の使用には時間と費用がかかり、代替技法に比べてコスト面で十分に有利とは言えない。直接電子ビームリソグラフィ機器の購入および運転に関連した高いコストのため、このような機器を生産目的に使用することは商業的に実現不可能であることを理解されたい。商業的に実行可能なものとするためには、このプロセスを、よりコスト効率の高い光リソグラフィなどの技法を用いて実施する必要がある。本出願では、用語「光（学的）」の使用が、適当なマスキング開口を通したレジスト変性フラックスの投射を使用する任意のリソグラフィプロセスを含むことを意図し、可視光、深紫外線または散乱電子ビームリソグラフィの使用を含む。ただしこれらに限定されるわけではない。
しかし、光リソグラフィの使用には、解像度、アライメント精度など、関連した欠点がある。具体的には、例えば幅３μｍ程度のリッジを画定する解像度要件にとって、従来の光リソグラフィ技法を使用して０．５μｍ程度のギャップを有するスロットを有することは達成し得ないことである。
重要なアライメントは、リッジの欠陥とレーザファセットとの間のリファレンシングにある。本出願の文脈において、欠陥は、構造、フィーチャまたはウェーブガイドの反射率または利得の変化をもたらす要素であることを当業者は理解されたい。レーザファセットは、結晶軸に沿ったレーザの切れ目であり、レーザへのフィードバックを提供するミラーとなる。レーザファセットの位置は、図７に示すような劈開フィーチャによって画定される。ファセットの反射率は、コーティングの適用によって変化させることができる。このリファレンシングをできるだけ正確にすることは、デバイス性能の再現性をできるだけよくするのに有利である。劈開フィーチャはエッチングによって形成されたノッチである。図７は、リッジが、エッチングされた表面よりも高く延びる唯一の構造であること、および劈開フィーチャがエッチングされた後のレベルから始まっていることを示している。従来の方法では、リッジに隣接した領域をエッチングし、半導体構造の他の領域をリッジと同様の高さとすることができることを理解されたい。これらの状況では劈開フィーチャは最上位層から基板まで延びる。従来の直接描画電子ビームプロセス技術では、劈開フィーチャが、リッジおよび欠陥（スロット）とは異なるプロセスステップで形成される。スロットと劈開フィーチャのアライメントは、電子ビームリソグラフィによって使用可能となる解像度によって達成される。
リッジレーザを含む、この初期の製造プロセス後のオプトエレクトロニクデバイスに関連した周知の問題は、光回路板または電気回路板、例えば構成部品をその上に取り付けることができる基板または他の適当な構造上へのその後のデバイスの配置、ならびに光回路板または電気回路板上の回路および／または他の構成部品とデバイスとの間のアライメントの問題である。
したがって、他の構造との後のアライメントが容易であり、従来の光学リソグラフィ技法を使用して製造することができるオプトエレクトロニクデバイスの製造方法が提供できれば有益であろう。
本発明は、半導体ボディから半導体デバイスを製造する方法であって、
前記半導体ボディの表面に第１のマスキング材料層を形成するステップであって、前記マスキング材料層が、少なくとも１つのトポグラフィカル輪郭、劈開マーキング領域の輪郭、および前記トポグラフィカル輪郭とは別個の少なくとも１つのアライメントまたはレジストレーションフィーチャの輪郭を提供するステップと、
前記少なくとも１つのトポグラフィカル輪郭から少なくとも１つのトポグラフィカルフィーチャを形成し、前記劈開マーキング領域から劈開マーキングノッチを形成し、前記少なくとも１つのアライメントまたはレジストレーションフィーチャの前記少なくとも１つの輪郭から少なくとも１つのアライメントまたはレジストレーションフィーチャを形成する１つまたは複数のプロセスを実行するステップと、
前記半導体ボディの前記表面の第２のマスキング材料層に第２の劈開マーキング領域の輪郭を形成するステップであって、前記第２の劈開マーキング領域が前記劈開マーキング領域に形成された前記ノッチと重なるステップと、
結晶学的エッチングを使用したエッチングを実行して、劈開マーキングフィーチャを形成するステップとを含み、
前記少なくとも１つのトポグラフィカルフィーチャ、劈開マーキングフィーチャ、および前記少なくとも１つのアライメントまたはレジストレーションフィーチャが互いに整列する方法であり、前記半導体デバイスがオプトエレクトロニクデバイスである半導体デバイスの製造方法である。
前記半導体ボディの表面に第１のマスキング材料層を形成するステップであって、前記マスキング材料層が、少なくとも１つのトポグラフィカル輪郭、劈開マーキング領域の輪郭、および前記トポグラフィカル輪郭とは別個の少なくとも１つのアライメントまたはレジストレーションフィーチャの輪郭を提供するステップと、
前記少なくとも１つのトポグラフィカル輪郭から少なくとも１つのトポグラフィカルフィーチャを形成し、前記劈開マーキング領域から劈開マーキングノッチを形成し、前記少なくとも１つのアライメントまたはレジストレーションフィーチャの前記少なくとも１つの輪郭から少なくとも１つのアライメントまたはレジストレーションフィーチャを形成する１つまたは複数のプロセスを実行するステップと、
前記半導体ボディの前記表面の第２のマスキング材料層に第２の劈開マーキング領域の輪郭を形成するステップであって、前記第２の劈開マーキング領域が前記劈開マーキング領域に形成された前記ノッチと重なるステップと、
結晶学的エッチングを使用したエッチングを実行して、劈開マーキングフィーチャを形成するステップとを含み、
前記少なくとも１つのトポグラフィカルフィーチャ、劈開マーキングフィーチャ、および前記少なくとも１つのアライメントまたはレジストレーションフィーチャが互いに整列する方法であり、前記半導体デバイスがオプトエレクトロニクデバイスである半導体デバイスの製造方法である。
前記第１のトポグラフィカルフィーチャがウェーブガイドを画定し、前記ウェーブガイドがその中に形成された関連欠陥を有することを特徴とし、劈開マーキングフィーチャが前記関連欠陥と整列することを特徴とする半導体デバイスの製造方法であり、前記半導体デバイスがレーザあり、更に、前記半導体デバイスがリッジレーザであり、前記欠陥が、前記リッジレーザの前記リッジに形成されたスロットである半導体デバイスの製造方法である。
更に、本発明は、前記少なくとも１つのトポグラフィカルフィーチャ、前記劈開マーキングノッチ、および前記少なくとも１つのアライメントまたはレジストレーションフィーチャを形成する１つまたは複数のプロセスを実行する前記ステップが、単一のエッチングプロセスを含み、前記第２のレジスト材料層に前記輪郭を形成する前記ステップと結晶学的エッチングを使用する前記ステップとの間に第２のエッチングプロセスを実行し、少なくとも１つの前記アライメント／レジストレーションフィーチャの表面に接合材料を選択的に適用することを含むことを特徴とする半導体デバイスの製造方法である。
更に本発明は、前記半導体デバイスを、前記半導体デバイスの前記アライメントまたはレジストレーションフィーチャと整合した少なくとも１つのアライメントまたはレジストレーションフィーチャを有する第２のデバイスまたは表面に配置するステップを含み、前記半導体デバイスの前記少なくとも１つのアライメントまたはレジストレーションフィーチャの前記パターンが、前記第２のデバイス／表面の前記少なくとも１つのアライメント／レジストレーションフィーチャの鏡像である、あるいは、前記接合材料がはんだまたは接着材料を含み、前記マスキング材料がフォトレジスト材料であり、前記半導体デバイスの前記アライメントまたはレジストレーションフィーチャと前記第２のデバイス／表面の対応するフィーチャの間の相互アライメントを生じさせるためのリフロープロセスの使用をさらに含む半導体デバイスの製造方法である。
本発明は、半導体ボディから半導体デバイスを製造する方法であって、前記半導体ボディの表面に第１のマスキング材料層を形成するステップであって、前記マスキング材料層が、少なくとも１つのトポグラフィカル輪郭、劈開マーキング領域の輪郭を提供するステップと、
前記少なくとも１つのトポグラフィカル輪郭から少なくとも１つのトポグラフィカルフィーチャを形成し、前記劈開マーキング領域から劈開マーキングノッチを形成する１つまたは複数のプロセスを実行するステップと、
前記半導体ボディの前記表面の第２のマスキング材料層に第２の劈開マーキング領域の輪郭を形成するステップであって、前記第２の劈開マーキング領域が前記劈開マーキング領域に形成された前記ノッチと重なるステップと、
結晶学的エッチングを使用したエッチングを実行して、劈開マーキングフィーチャを形成するステップと、
前記劈開マーキングフィーチャを使用して前記デバイスをシンギュレートし、劈開させ、または分離するステップと、
前記デバイスを、その上に形成されたアライメントまたはレジストレーションフィーチャのパターンを有する第２のデバイスまたは表面に配置するステップと
を含み、前記材料によって形成される前記パターンが、前記半導体デバイスの前記少なくとも１つのトポグラフィカルフィーチャの前記輪郭に対応し、前記半導体デバイスあるいは前記第２のデバイスまたは表面の前記アライメントまたはレジストレーションフィーチャ上に接合材料の層が、前記接合材料中の力によって、前記半導体デバイスの少なくとも１つのトポグラフィカルフィーチャと前記第２のデバイスまたは表面が互いに整列するように、予め選択的に配置される半導体デバイスの製造方法である。ここで、前記半導体デバイスがオプトエレクトロニクデバイスであり、前記第１のトポグラフィカルフィーチャがウェーブガイドを画定し、前記ウェーブガイドがその中に形成された関連欠陥を有し、劈開マーキングフィーチャが前記関連欠陥と整列する、あるいは、前記半導体デバイスがレーザであり、前記半導体デバイスがリッジレーザである半導体デバイスの製造方法である。
前記少なくとも１つのトポグラフィカル輪郭から少なくとも１つのトポグラフィカルフィーチャを形成し、前記劈開マーキング領域から劈開マーキングノッチを形成する１つまたは複数のプロセスを実行するステップと、
前記半導体ボディの前記表面の第２のマスキング材料層に第２の劈開マーキング領域の輪郭を形成するステップであって、前記第２の劈開マーキング領域が前記劈開マーキング領域に形成された前記ノッチと重なるステップと、
結晶学的エッチングを使用したエッチングを実行して、劈開マーキングフィーチャを形成するステップと、
前記劈開マーキングフィーチャを使用して前記デバイスをシンギュレートし、劈開させ、または分離するステップと、
前記デバイスを、その上に形成されたアライメントまたはレジストレーションフィーチャのパターンを有する第２のデバイスまたは表面に配置するステップと
を含み、前記材料によって形成される前記パターンが、前記半導体デバイスの前記少なくとも１つのトポグラフィカルフィーチャの前記輪郭に対応し、前記半導体デバイスあるいは前記第２のデバイスまたは表面の前記アライメントまたはレジストレーションフィーチャ上に接合材料の層が、前記接合材料中の力によって、前記半導体デバイスの少なくとも１つのトポグラフィカルフィーチャと前記第２のデバイスまたは表面が互いに整列するように、予め選択的に配置される半導体デバイスの製造方法である。ここで、前記半導体デバイスがオプトエレクトロニクデバイスであり、前記第１のトポグラフィカルフィーチャがウェーブガイドを画定し、前記ウェーブガイドがその中に形成された関連欠陥を有し、劈開マーキングフィーチャが前記関連欠陥と整列する、あるいは、前記半導体デバイスがレーザであり、前記半導体デバイスがリッジレーザである半導体デバイスの製造方法である。
ここで、前記欠陥が、前記リッジレーザの前記リッジに形成されたスロットである、あるいは、前記少なくとも１つのトポグラフィカルフィーチャおよび前記劈開マーキングノッチを形成する１つまたは複数のプロセスを実行する前記ステップが、単一のエッチングプロセスを含む、前記第２のレジスト材料層に前記輪郭を形成する前記ステップと結晶学的エッチングを使用する前記ステップとの間に第２のエッチングプロセスを実行する、あるいは、少なくとも１つの前記トポグラフィカルフィーチャの表面に接合材料を選択的に適用することを含み、前記半導体デバイスの前記少なくとも１つのトポグラフィカルフィーチャの前記パターンが、前記第２のデバイス／表面の前記少なくとも１つのアライメント／レジストレーションフィーチャの鏡像である半導体デバイスの製造方法である。
ここで、前記接合材料がはんだまたは接着材料を含み、前記マスキング材料がフォトレジスト材料であり、前記半導体デバイスの前記少なくとも１つのトポグラフィカルフィーチャと前記第２のデバイス／表面の対応するフィーチャの間の相互アライメントを生じさせるためのリフロープロセスの使用をさらに含むことを特徴とする半導体デバイスの製造方法である。
従来技術に関する図１から７については「発明の背景」の項ですでに論じた。
互いに対して高い位置精度で半導体デバイスを正確に固定できるようにするためには、レーザ表面にトポロジカルフィーチャが含まれると有利である。このような一例が、レーザのウェーブガイドから外部ウェーブガイド、例えばファイバまたは半導体ウェーブガイドに光を結合したい場合である。
外部ウェーブガイドへ光を高効率で結合するためには、ウェーブガイドの位置に関係づけられたレーザ表面のトポロジカルフィーチャに関係づけられた専用の劈開フィーチャが必要である。
本発明の一態様は、オプトエレクトロニクデバイス、例えばウェーブガイドを含む電子デバイスを半導体ボディから製造するプロセスを提供する。このプロセスは、劈開フィーチャを形成する中間ステップと、アライメント／レジストレーションフィーチャの製造とを含む。これは、劈開プロセスが完了したときに、デバイスのファセット（および／または他のトポグラフィカルフィーチャ）が、劈開フィーチャおよびアライメント／レジストレーションフィーチャと整列するように実施される。この技法は、エピタキシャル材料を含む異なる層に対する選択的エッチング液のアベイラビリティを使用する。
以下の例は、一般にｎ型ＩｎＰ基板上のｎ-ドープＩｎＰ層とｐ-ドープＩｎＰ層との間にＩｎＧａＡｓ（Ｐ）活性層系が挟み込まれたインジウムリン（ＩｎＰ）ベースのレーザに関する。
本明細書に記載の層およびデバイスは単に例示を目的としたものであって、本発明の適用をこのような具体的な詳細に限定しようとするものではないことを理解されたい。例えば、「活性」領域は、例えば量子井戸からなる個別の数十の層からなることができる。半絶縁基板を使用することもでき、これを「ｐ型」基板とすることができるが、当技術分野では周知のとおり、「ｐ型」基板の品質は高いものではない。同様に、この技法を、例えば検出器、フィルタ、結合器などを含む他のオプトエレクトロニクデバイスに対して使用することもできる。
図８に示すプロセスは、マスキング材料、例えばフォトレジスト材料の領域に劈開マーキング領域１２０をマーキングすることから開始される（１１０）。これと同時に、最終的にデバイスの必須構造を形成する１つまたは複数の１次トポグラフィカルフィーチャの輪郭、すなわちリッジパターン１２１ａ、１２１ｂを、図９に示すようにレジスト材料（レジスト材料はハッチングされた領域である）にマーキングする。これが最終的にリッジレーザのリッジを形成する。
同時に、１つまたは複数の２次トポグラフィカル（アライメント／レジストレーション）パターン２００、２０１、２０２、２０３を同じマスキング（レジスト）材料にマーキングする。これらのアライメントまたはレジストレーションパターンは最終的にアライメントまたはレジストレーションフィーチャを形成する。この例では、２次トポグラフィカルフィーチャが１次トポグラフィカルフィーチャとは別個のフィーチャである。図示の例では、アライメント／レジストレーションフィーチャが後のアライメントのためだけに提供されている。すなわちアライメント／レジストレーションフィーチャはリッジ構造の動作に影響を及ぼさない。
次のステップ１１１は、第１のエッチングプロセスを使用して、１次トポグラフィカルフィーチャ、すなわちリッジセクションを形成するステップである。リッジセクションは、マスキング材料中の対応するフィーチャに由来する欠陥画定領域（図示の例ではスロット）によって分離されている。この第１のエッチングプロセスではさらに、劈開マーキングノッチ１２０および１つまたは複数の２次トポグラフィカルフィーチャを形成する。２次トポグラフィカルフィーチャは後に、アライメントまたはレジストレーションフィーチャとして機能する。この第１のエッチングプロセスは例えば、ＩｎＰ上部クラッド層（層２）をエッチングする非選択的プラズマエッチングとすることができる。パターンを保全できる任意のエッチングを同様に適用できることを理解されたい。例えば、ＩｎＰベースの材料に対してはメタンおよび水素反応性イオンエッチング（ＲＩＥ）を使用することができ、ＧａＡｓ材料に対しては他のプラズマのほうががより適用可能かもしれない。
単一のエッチングプロセスを使用してトポグラフィカルフィーチャ（すなわちリッジおよびスロット）と劈開マーキングノッチを形成する代わりに、劈開マーキング領域を形成するマスキング（レジスト）材料の層およびトポグラフィカルフィーチャを、後続のプロセスのガイドとして使用することもできる。したがって例えば、エッチングプロセス（１１１）を、劈開マーキング領域に作用する第１のプロセスとリッジ領域に作用する第２のプロセスの別個の２つのプロセスに置き換えることが考えられる。大切なのは、１次トポグラフィカルフィーチャ、２次トポグラフィカルフィーチャおよび劈開フィーチャの輪郭が同じプロセスで描かれ、したがって互いに対して位置がそろうことである。
このプロセスの次のステージ１１２は誘電材料層の適用である。次のステップ１１３は、適当な技法を使用して、リッジの上面および劈開領域１２０に開口を形成することを含む。このステップによってさらに、ノッチに隣接した領域を開口することができる。したがって、劈開マーキングノッチおよびその周囲に誘電材料層はない。
続いて非選択的ドライエッチングステップを実行して、ＩｎＧａＡｓ（Ｐ）活性層をエッチングする（１１４）。ただし誘電材料層があるため、このエッチングはノッチに隣接した領域に限定される。すなわち誘電材料層がレジスト層の働きをする。この第２のエッチングプロセスの効果は、第１および第２のエッチングプロセスの作用によって形成された下段と第２のエッチングプロセスによって形成された上段とを有する段になったノッチを形成することである。下段は基板まで延び、上段はエピタキシャル層で止まっている。このプロセスの最後のステップ１１５は、結晶軸を見つけることによって劈開フィーチャを画定するＩｎＰの結晶学的エッチングである。ある状況では、結晶学的エッチングを使用するだけで十分であり、したがって第２のエッチングプロセスを省略することができる。ただしこれは、基板およびエピタキシャル層の材料、ならびに選択するエッチングによって決まる。
最初の劈開マーキングレジスト領域は、リッジおよびスロットを含む１次トポグラフィカルフィーチャを形成するのに使用したマスクと同じマスクを使用して形成したものなので、結果として得られる劈開フィーチャがスロットと自己整合するのは明らかである。２次トポグラフィカルフィーチャも、劈開フィーチャおよび１次トポグラフィカルフィーチャと整列することを理解されたい。
したがって、劈開マーキングノッチの中に劈開フィーチャを形成するときに、劈開フィーチャが１次トポグラフィカルフィーチャと整列し、特定の例では、半導体ボディ上に形成されたリッジのスロットと整列することは明らかである。同様に、２次トポグラフィカルフィーチャも１次トポグラフィカルフィーチャと整列する。
したがって本発明は、半導体またはレーザデバイスの全長に対するスロットなどのトポグラフィックフィーチャの正確なファセットまたは長さ位置決め、およびこれらのトポグラフィックフィーチャと２次トポグラフィカルフィーチャのアライメントを提供する。このアライメントは、他のデバイスまたは表面との後のアライメントまたはレジストレーションのための後のプロセスで使用することができる。
大体においてリッジおよびスロットに関して記載した以上のプロセスステップは、反射率または利得の変化をもたらす一般的な任意のトポグラフィックフィーチャまたは手段に同様に適用できることを理解されたい。さらに、リッジウェーブガイドに対して記載したこのプロセスは、小さな変更を加えれば、他のより一般的な電子構造、具体的にはオプトエレクトロニク構造に適用できることを理解されたい。
さらに、後の使用に備えて、トポグラフィカルフィーチャおよびアライメントフィーチャに追加のプロセスステップを実施できることを当業者は理解されたい。
次に、本発明の他の態様に基づくオプトエレクトロニクデバイスの組立ステップを説明する。
これらのステップは、１次トポグラフィックフィーチャの端部、例えばレーザのファセットを画定するために半導体ボディを特定のポイントで劈開させる劈開プロセスから開始される。劈開フィーチャを劈開プロセスのガイドとして使用する。劈開フィーチャは、基板構造に弱点を提供する働きをし、そのため、基板の下側に力を加えると、この弱点（すなわち劈開フィーチャ）に亀裂が生じ、この亀裂がそこから伝搬していく。さらに、半導体ボディ（ウェーハ）を個々のデバイスに分離することができる（シンギュレーション）。
次のステップは、個々のデバイスと他のデバイスの結合を容易にするために、個々のデバイスを回路板または他の同様の構造上に取り付けることを含む。
従来の方法によれば、このプロセスは極めて難しく、デバイスを取り付けたときに、デバイスが他のデバイスと整列しまたは位置がそろうことを保証するために大きな配慮および注意を必要とする。上述の２次トポグラフィック（アライメント／レジストレーション）フィーチャがデバイスに存在することによってこのプロセスの改良が容易になる。
この改良されたプロセスを次に説明する。このプロセスにはまず最初に、上記プロセスのとおりに形成されたアライメント／レジストレーションフィーチャパターンを有する少なくとも１つの第１のデバイスと例えば上述のプロセスを使用して形成された、第２のデバイス／表面の対応する少なくとも１つのアライメント／レジストレーションフィーチャパターンを有することが必要である。
使用の際には、アライメント／レジストレーションフィーチャを有する第１のデバイスの領域と第２のデバイス／表面の領域は互いに対向している。これは、一方のデバイスのアライメント／レジストレーションフィーチャを有する領域がひっくり返され、他方のデバイスのアライメント／レジストレーションフィーチャを有する領域にフィーチャどうしが向き合うように取り付けられるためである。したがって、第２のデバイス／表面のアライメント／レジストレーションフィーチャは、第１のデバイスのアライメント／レジストレーションの鏡像である。
次いで、第１のデバイスまたは第２のデバイス／表面のアライメント／レジストレーションフィーチャに接合材料層を選択的に適用する。
接合材料には例えば、エポキシ樹脂を含む接着剤、はんだ付け材料、すなわちはんだペーストなどの液体または液化可能材料が含まれる。
この接合材料層およびアライメント／レジストレーションフィーチャは、デバイスと構造の間に電子接続または他の接続を提供することができる。
接合材料層を選択的に適用した後、第１のデバイスをひっくり返して、第１のデバイスのアライメント／レジストレーションフィーチャパターンが、第２のデバイス／表面のトポグラフィカル（アライメント／レジストレーション）フィーチャと向かい合うように構造の上に置く。２次トポグラフィカル（アライメント／レジストレーション）フィーチャとその下のアライメント／レジストレーションパターンが正確に整列する必要はない。
接合材料中の表面張力および／またはファンデルワールス力などの他の力は、第１のデバイスのアライメント／レジストレーションフィーチャと第２のデバイス／表面の対応するアライメント／レジストレーションフィーチャとの間の相互アライメントを引き起こす傾向を持つ力を接合材料中に提供する。
はんだペーストなどの材料を使用する場合には、デバイスと構造のアライメント／レジストレーションのための表面張力を生じさせるために、リフロープロセスが必要となることがあることを理解されたい。
デバイスの１次トポグラフィカルフィーチャおよび劈開フィーチャは、２次トポグラフィカルフィーチャと整列しているのでこれらのフィーチャはその下の構造と自動的に整列する。
同様に、第１のデバイスは、第２のデバイス／構造上の整列した任意の他のデバイスと整列する。したがって、単一のプロセスでいくつかのデバイスを配置し整列させることができる。
代替実施形態では、少なくとも１つの１次トポグラフィックフィーチャがアライメント／レジストレーションフィーチャの働きをする。さらに、ある状況では、別個のアライメント／レジストレーションフィーチャが存在せず、１次トポグラフィックフィーチャだけを使用してアライメントを提供することができることを理解されたい。例えば、単一のデバイス上に複数のリッジレーザを配置する場合、リッジの１次トポグラフィックフィーチャは、アライメント／レジストレーションフィーチャとして十分に機能することができる。しかし一般に、１次（機能）トポグラフィックフィーチャとは別にアライメント／レジストレーションフィーチャを提供することが好ましい。
本発明は、従来の技法にない多くの利点を提供する。すなわち、本発明は、投射（光）リソグラフィを使用して、構造上に正確に整列させることができるデバイスを費用をかけずに製造する方法を提供する。そのため、製造コストが低減し、その結果、本発明のデバイスは多種多様な応用に適用することができる。この技法の汎用性は、例えば隣接するリッジ上に異なるスロット構成を画定することによって異なる波長を有する集積化されたアレイの製造を可能にし、後続のアライメントプロセスに関連した複雑さを低減する。
本発明は、電子デバイスまたはオプトエレクトロニクデバイスを使用して、以前には経済的でなかったいくつかの応用を提供する。これには、光通信、光ガスセンシング、光測定学（ｏｐｔｉｃａｌ ｍｅｔｒｏｌｏｇｙ）および距離測定が含まれる。
本発明に関して本明細書で使用するとき、語「含む（ｃｏｍｐｒｉｓｅｓ／ｃｏｍｐｒｉｓｉｎｇ）」、および語「有する（ｈａｖｉｎｇ）／含む（ｉｎｃｌｕｄｉｎｇ）」は、明示されたフィーチャ、完全体、ステップまたは構成要素の存在を指定するために使用されるが、１つまたは複数の他のフィーチャ、完全体、ステップ、構成要素またはこれらのグループの存在または追加を排除するものではない。
Claims (31)
- 半導体ボディから半導体デバイスを製造する方法であって、
前記半導体ボディの表面に第１のマスキング材料層を形成するステップであって、前記マスキング材料層が、少なくとも１つのトポグラフィカル輪郭、劈開マーキング領域の輪郭、および前記トポグラフィカル輪郭とは別個の少なくとも１つのアライメントまたはレジストレーションフィーチャの輪郭を提供するステップと、
前記少なくとも１つのトポグラフィカル輪郭から少なくとも１つのトポグラフィカルフィーチャを形成し、前記劈開マーキング領域から劈開マーキングノッチを形成し、前記少なくとも１つのアライメントまたはレジストレーションフィーチャの前記少なくとも１つの輪郭から少なくとも１つのアライメントまたはレジストレーションフィーチャを形成する１つまたは複数のプロセスを実行するステップと、
前記半導体ボディの前記表面の第２のマスキング材料層に第２の劈開マーキング領域の輪郭を形成するステップであって、前記第２の劈開マーキング領域が前記劈開マーキング領域に形成された前記ノッチと重なるステップと、
結晶学的エッチングを使用したエッチングを実行して、劈開マーキングフィーチャを形成するステップとを含み、
前記少なくとも１つのトポグラフィカルフィーチャ、劈開マーキングフィーチャ、および前記少なくとも１つのアライメントまたはレジストレーションフィーチャが互いに整列する半導体デバイスの製造方法。 - 前記半導体デバイスがオプトエレクトロニクデバイスである、請求項１に記載の半導体デバイスの製造方法。
- 前記第１のトポグラフィカルフィーチャがウェーブガイドを画定する、請求項２に記載の半導体デバイスの製造方法。
- 前記ウェーブガイドがその中に形成された関連欠陥を有する、請求項３に記載の半導体デバイスの製造方法。
- 劈開マーキングフィーチャが前記関連欠陥と整列する、請求項４に記載の半導体デバイスの製造方法。
- 前記半導体デバイスがレーザである、請求項４に記載の半導体デバイスの製造方法。
- 前記半導体デバイスがリッジレーザである、請求項６に記載の半導体デバイスの製造方法。
- 前記欠陥が、前記リッジレーザの前記リッジに形成されたスロットである、請求項７に記載の半導体デバイスの製造方法。
- 前記少なくとも１つのトポグラフィカルフィーチャ、前記劈開マーキングノッチ、および前記少なくとも１つのアライメントまたはレジストレーションフィーチャを形成する１つまたは複数のプロセスを実行する前記ステップが、単一のエッチングプロセスを含む、先行するいずれかの請求項に記載の半導体デバイスの製造方法。
- 前記第２のレジスト材料層に前記輪郭を形成する前記ステップと結晶学的エッチングを使用する前記ステップとの間に第２のエッチングプロセスを実行する、先行するいずれかの請求項に記載の半導体デバイスの製造方法。
- 少なくとも１つの前記アライメント／レジストレーションフィーチャの表面に接合材料を選択的に適用することを含む、先行するいずれかの請求項に記載の半導体デバイスの製造方法。
- 前記半導体デバイスを、前記半導体デバイスの前記アライメントまたはレジストレーションフィーチャと整合した少なくとも１つのアライメントまたはレジストレーションフィーチャを有する第２のデバイスまたは表面に配置するステップを含む、請求項１１に記載の方法。
- 前記半導体デバイスの前記少なくとも１つのアライメントまたはレジストレーションフィーチャの前記パターンが、前記第２のデバイス／表面の前記少なくとも１つのアライメント／レジストレーションフィーチャの鏡像である、請求項１２に記載の方法。
- 前記接合材料がはんだまたは接着材料を含む、請求項１１または請求項１２に記載の方法。
- 前記マスキング材料がフォトレジスト材料である、先行するいずれかの請求項に記載の方法。
- 前記半導体デバイスの前記アライメントまたはレジストレーションフィーチャと前記第２のデバイス／表面の対応するフィーチャの間の相互アライメントを生じさせるためのリフロープロセスの使用をさらに含む、請求項１２に記載の方法。
- 半導体ボディから半導体デバイスを製造する方法であって、前記半導体ボディの表面に第１のマスキング材料層を形成するステップであって、前記マスキング材料層が、少なくとも１つのトポグラフィカル輪郭、劈開マーキング領域の輪郭を提供するステップと、
前記少なくとも１つのトポグラフィカル輪郭から少なくとも１つのトポグラフィカルフィーチャを形成し、前記劈開マーキング領域から劈開マーキングノッチを形成する１つまたは複数のプロセスを実行するステップと、
前記半導体ボディの前記表面の第２のマスキング材料層に第２の劈開マーキング領域の輪郭を形成するステップであって、前記第２の劈開マーキング領域が前記劈開マーキング領域に形成された前記ノッチと重なるステップと、
結晶学的エッチングを使用したエッチングを実行して、劈開マーキングフィーチャを形成するステップと、
前記劈開マーキングフィーチャを使用して前記デバイスをシンギュレートし、劈開させ、または分離するステップと、
前記デバイスを、その上に形成されたアライメントまたはレジストレーションフィーチャのパターンを有する第２のデバイスまたは表面に配置するステップと
を含み、前記材料によって形成される前記パターンが、前記半導体デバイスの前記少なくとも１つのトポグラフィカルフィーチャの前記輪郭に対応し、前記半導体デバイスあるいは前記第２のデバイスまたは表面の前記アライメントまたはレジストレーションフィーチャ上に接合材料の層が、前記接合材料中の力によって、前記半導体デバイスの少なくとも１つのトポグラフィカルフィーチャと前記第２のデバイスまたは表面が互いに整列するように、予め選択的に配置されることを特徴とする半導体デバイスの製造方法。 - 前記半導体デバイスがオプトエレクトロニクデバイスである、請求項１７に記載の半導体デバイスの製造方法。
- 前記第１のトポグラフィカルフィーチャがウェーブガイドを画定する、請求項１７に記載の半導体デバイスの製造方法。
- 前記ウェーブガイドがその中に形成された関連欠陥を有する、請求項１８に記載の半導体デバイスの製造方法。
- 劈開マーキングフィーチャが前記関連欠陥と整列する、請求項１９に記載の半導体デバイスの製造方法。
- 前記半導体デバイスがレーザである、請求項１９に記載の半導体デバイスの製造方法。
- 前記半導体デバイスがリッジレーザである、請求項２１に記載の半導体デバイスの製造方法。
- 前記欠陥が、前記リッジレーザの前記リッジに形成されたスロットである、請求項２２に記載の半導体デバイスの製造方法。
- 前記少なくとも１つのトポグラフィカルフィーチャおよび前記劈開マーキングノッチを形成する１つまたは複数のプロセスを実行する前記ステップが、単一のエッチングプロセスを含む、請求項１７に記載の半導体デバイスの製造方法。
- 前記第２のレジスト材料層に前記輪郭を形成する前記ステップと結晶学的エッチングを使用する前記ステップとの間に第２のエッチングプロセスを実行する、請求項１７に記載の半導体デバイスの製造方法。
- 少なくとも１つの前記トポグラフィカルフィーチャの表面に接合材料を選択的に適用することを含む、請求項１７に記載の半導体デバイスの製造方法。
- 前記半導体デバイスの前記少なくとも１つのトポグラフィカルフィーチャの前記パターンが、前記第２のデバイス／表面の前記少なくとも１つのアライメント／レジストレーションフィーチャの鏡像である、請求項１７に記載の半導体デバイスの製造方法。
- 前記接合材料がはんだまたは接着材料を含む、請求項１７に記載の半導体デバイスの製造方法。
- 前記マスキング材料がフォトレジスト材料である、請求項１７に記載の半導体デバイスの製造方法。
- 前記半導体デバイスの前記少なくとも１つのトポグラフィカルフィーチャと前記第２のデバイス／表面の対応するフィーチャの間の相互アライメントを生じさせるためのリフロープロセスの使用をさらに含む、請求項１７に記載の半導体デバイスの製造方法。
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