JPH0563302A - 半導体レーザ - Google Patents
半導体レーザInfo
- Publication number
- JPH0563302A JPH0563302A JP24465291A JP24465291A JPH0563302A JP H0563302 A JPH0563302 A JP H0563302A JP 24465291 A JP24465291 A JP 24465291A JP 24465291 A JP24465291 A JP 24465291A JP H0563302 A JPH0563302 A JP H0563302A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- inp
- ingaasp
- mask layer
- semiconductor laser
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/2054—Methods of obtaining the confinement
- H01S5/2081—Methods of obtaining the confinement using special etching techniques
Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 アローヘッド型溝を精度よく作製できる半導
体レーザを提供する。 【構成】 単結晶基板２上に、バッファ層３、ブロック
層４，５、第２マスク層１４、中間層１５、第１マスク
層１６を結晶成長する。レジスト１７をパターニングし
て、第１マスク層１６をエッチングし、引き続き中間層
１５をエッチングする。底部の第２マスク層１４をエッ
チングし、アローヘッド型溝をエッチングする。その
後、埋め込み成長を行ない半導体レーザを作製する。
体レーザを提供する。 【構成】 単結晶基板２上に、バッファ層３、ブロック
層４，５、第２マスク層１４、中間層１５、第１マスク
層１６を結晶成長する。レジスト１７をパターニングし
て、第１マスク層１６をエッチングし、引き続き中間層
１５をエッチングする。底部の第２マスク層１４をエッ
チングし、アローヘッド型溝をエッチングする。その
後、埋め込み成長を行ない半導体レーザを作製する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体レーザ、特に、
光通信や情報処理、および、計測の分野などに利用され
る半導体レーザに関するものである。
光通信や情報処理、および、計測の分野などに利用され
る半導体レーザに関するものである。
【０００２】
【従来の技術】図５は、従来のＰＢＣ（Ｐ−ｓｕｂｓｔ
ｒａｔｅ ＢｕｒｉｅｄＣｒｅｓｃｅｎｔ）レーザを説
明するためのものであり、（Ａ）図は断面図、（Ｂ）図
および（Ｃ）図は製造工程における断面図である。図
中、１はｐ電極、２はｐ−ＩｎＰの単結晶基板、３はｐ
−ＩｎＰのバッファ層、４はｎ−ＩｎＰのブロック層、
５はｐ−ＩｎＰのブロック層、６はＩｎＧａＡｓＰのマ
スク層、７はｐ−ＩｎＰのクラッド層、８はｐ−ＩｎＰ
の層、９はＩｎＧａＡｓＰの活性層、１０はｎ−ＩｎＰ
のクラッド層、１１はｎ−ＩｎＧａＡｓＰのキャップ
層、１２は絶縁膜、１３はｎ電極である。
ｒａｔｅ ＢｕｒｉｅｄＣｒｅｓｃｅｎｔ）レーザを説
明するためのものであり、（Ａ）図は断面図、（Ｂ）図
および（Ｃ）図は製造工程における断面図である。図
中、１はｐ電極、２はｐ−ＩｎＰの単結晶基板、３はｐ
−ＩｎＰのバッファ層、４はｎ−ＩｎＰのブロック層、
５はｐ−ＩｎＰのブロック層、６はＩｎＧａＡｓＰのマ
スク層、７はｐ−ＩｎＰのクラッド層、８はｐ−ＩｎＰ
の層、９はＩｎＧａＡｓＰの活性層、１０はｎ−ＩｎＰ
のクラッド層、１１はｎ−ＩｎＧａＡｓＰのキャップ
層、１２は絶縁膜、１３はｎ電極である。
【０００３】製造工程について説明する。図５（Ｂ）に
示すように、ｐ−ＩｎＰの単結晶基板の（１００）面上
に、ｐ−ＩｎＰのバッファ層３、ｎ−ＩｎＰのブロック
層４、ｐ−ＩｎＰのブロック層５、ＩｎＧａＡｓＰのマ
スク層６の４層を液相成長法あるいは気相成長法で薄膜
結晶成長する。ついで、フォトリソグラフィー技術によ
り、ＩｎＧａＡｓＰのマスク層６に溝形成部分に対応す
る窓を開け、エッチングにより＜０１１＞方向のアロー
ヘッド型溝を形成し、ＩｎＧａＡｓＰのマスク層６をエ
ッチングにより除去して、図５（Ｃ）の断面構造が得ら
れる。アローヘッド型溝の幅は、例えば、１．５μｍで
ある。さらにその上に、ｐ−ＩｎＰクラッド層７、Ｉｎ
ＧａＡｓＰの活性層９、ｎ−ＩｎＰクラッド層１０、ｎ
−ＩｎＧａＡｓＰキャップ層１１の４層を埋め込み成長
で結晶成長する。ｐ−ＩｎＰの層８は、ｐ−ＩｎＰのク
ラッド層７と同時に作成される層であり、この上にＩｎ
ＧａＡｓＰの層も同様に形成されるが、薄い層であるの
で図示を省略した。その後、ｎ−ＩｎＧａｓＰのキャッ
プ層１１の上に電流領域を制限するための絶縁層１２を
付け、絶縁層１２のアローヘッド型溝上に、幅２０μｍ
程度のストライプ状の穴をエッチングにより開け、ｐ電
極１とｎ電極１３を成膜し、へき開によりチップ状にし
て、図５（Ａ）に示すＰＢＣレーザが作製できる。
示すように、ｐ−ＩｎＰの単結晶基板の（１００）面上
に、ｐ−ＩｎＰのバッファ層３、ｎ−ＩｎＰのブロック
層４、ｐ−ＩｎＰのブロック層５、ＩｎＧａＡｓＰのマ
スク層６の４層を液相成長法あるいは気相成長法で薄膜
結晶成長する。ついで、フォトリソグラフィー技術によ
り、ＩｎＧａＡｓＰのマスク層６に溝形成部分に対応す
る窓を開け、エッチングにより＜０１１＞方向のアロー
ヘッド型溝を形成し、ＩｎＧａＡｓＰのマスク層６をエ
ッチングにより除去して、図５（Ｃ）の断面構造が得ら
れる。アローヘッド型溝の幅は、例えば、１．５μｍで
ある。さらにその上に、ｐ−ＩｎＰクラッド層７、Ｉｎ
ＧａＡｓＰの活性層９、ｎ−ＩｎＰクラッド層１０、ｎ
−ＩｎＧａＡｓＰキャップ層１１の４層を埋め込み成長
で結晶成長する。ｐ−ＩｎＰの層８は、ｐ−ＩｎＰのク
ラッド層７と同時に作成される層であり、この上にＩｎ
ＧａＡｓＰの層も同様に形成されるが、薄い層であるの
で図示を省略した。その後、ｎ−ＩｎＧａｓＰのキャッ
プ層１１の上に電流領域を制限するための絶縁層１２を
付け、絶縁層１２のアローヘッド型溝上に、幅２０μｍ
程度のストライプ状の穴をエッチングにより開け、ｐ電
極１とｎ電極１３を成膜し、へき開によりチップ状にし
て、図５（Ａ）に示すＰＢＣレーザが作製できる。
【０００４】このような半導体レーザにおいて、ブロッ
ク層ウェハを結晶成長をする際に、液層成長法と気相成
長法の２つの方法があることはすでに述べた。気相成長
法は、膜厚制御が容易である。つまり、均一な膜厚が得
られるから、形成されたブロック層ウェハの表面には凹
凸がなく、きれいな表面が得られる。しかし、その反
面、結晶性に少々問題がある。
ク層ウェハを結晶成長をする際に、液層成長法と気相成
長法の２つの方法があることはすでに述べた。気相成長
法は、膜厚制御が容易である。つまり、均一な膜厚が得
られるから、形成されたブロック層ウェハの表面には凹
凸がなく、きれいな表面が得られる。しかし、その反
面、結晶性に少々問題がある。
【０００５】一方、液相成長法で形成されたブロック層
ウェハは、結晶性に大変信頼が持てるが、膜厚制御性が
低いので、ブロック層の表面には、１μｍ近い凹凸が見
られる。この凹凸のあるウエハの表面に、幅１．５μｍ
という極細のストライプをフォトリソグラフィ技術によ
って形成するのは、非常な困難を伴うし、線幅の制御性
も良くない。また、フォトリソ工程において、レジスト
によりＩｎＧａＡｓＰのマスク層６に細いストライプを
エッチングする際、サイドエッチングによって線幅が広
がってしまうという問題も生じてしまう。したがって、
液相成長法で製作したブロック層ウエハに、幅１．５μ
ｍ程度のアローヘッド型溝を再現性、および、歩留まり
を良く作製することは非常に困難である。
ウェハは、結晶性に大変信頼が持てるが、膜厚制御性が
低いので、ブロック層の表面には、１μｍ近い凹凸が見
られる。この凹凸のあるウエハの表面に、幅１．５μｍ
という極細のストライプをフォトリソグラフィ技術によ
って形成するのは、非常な困難を伴うし、線幅の制御性
も良くない。また、フォトリソ工程において、レジスト
によりＩｎＧａＡｓＰのマスク層６に細いストライプを
エッチングする際、サイドエッチングによって線幅が広
がってしまうという問題も生じてしまう。したがって、
液相成長法で製作したブロック層ウエハに、幅１．５μ
ｍ程度のアローヘッド型溝を再現性、および、歩留まり
を良く作製することは非常に困難である。
【０００６】
【発明が解決しようとする課題】本発明は、上述した問
題点を解決するためになされたもので、アローヘッド型
溝を精度よく作製できる半導体レーザを提供することを
目的とするものである。
題点を解決するためになされたもので、アローヘッド型
溝を精度よく作製できる半導体レーザを提供することを
目的とするものである。
【０００７】
【課題を解決するための手段】本発明は、基板の（１０
０）面上に成長したブロック層の上方に電極が形成さ
れ、前記ブロック層にアローヘッド型溝が形成された半
導体レーザにおいて、前記ブロック層上にマスク層と中
間層が形成され、前記マスク層が前記アローヘッド型溝
の開口を形成するとともに、前記中間層に前記開口を底
部とするエッチング溝が形成されていることを特徴とす
るものである。
０）面上に成長したブロック層の上方に電極が形成さ
れ、前記ブロック層にアローヘッド型溝が形成された半
導体レーザにおいて、前記ブロック層上にマスク層と中
間層が形成され、前記マスク層が前記アローヘッド型溝
の開口を形成するとともに、前記中間層に前記開口を底
部とするエッチング溝が形成されていることを特徴とす
るものである。
【０００８】
【作用】例えば、ｐ−ＩｎＰの単結晶基板の（１００）
面上に、結晶成長されたＩｎＰの層にＩｎＧａＡｓＰの
マスク層を用いて、ＨＣｌによりエッチングを行なう場
合を図２により説明する。図中、２１はＩｎＰの層、２
２はＩｎＧａＡｓＰのマスク層、２３はＩｎＧａＡｓＰ
の層である。エッチングは中心角が７１．２゜の斜面と
なるように行なわれるから、エッチング時間の進行につ
れて、（Ａ）図から、（Ｂ）図を経て（Ｃ）図の断面形
状を呈するように進行する。（Ｄ）図に示すように、マ
スク層２２の開口がａであり、ＩｎＰの層２１の厚みが
ｂであり、その下にＩｎＧａＡｓＰの層２３がある場
合、ＩｎＰの層２１がエッチングされると、等脚台形状
の溝が形成される。この溝の底部がＩｎＧａＡｓＰの層
２３に達したときの底部の寸法が１．５μｍであるため
の、開口ａと厚みｂとの関係は、図３に示す線図のよう
になる。すなわち、ＩｎＰの層２１の厚さｂが決まって
いれば、マスクパターンの開口ａにより、エッチング溝
の底部の幅を決まることができる。
面上に、結晶成長されたＩｎＰの層にＩｎＧａＡｓＰの
マスク層を用いて、ＨＣｌによりエッチングを行なう場
合を図２により説明する。図中、２１はＩｎＰの層、２
２はＩｎＧａＡｓＰのマスク層、２３はＩｎＧａＡｓＰ
の層である。エッチングは中心角が７１．２゜の斜面と
なるように行なわれるから、エッチング時間の進行につ
れて、（Ａ）図から、（Ｂ）図を経て（Ｃ）図の断面形
状を呈するように進行する。（Ｄ）図に示すように、マ
スク層２２の開口がａであり、ＩｎＰの層２１の厚みが
ｂであり、その下にＩｎＧａＡｓＰの層２３がある場
合、ＩｎＰの層２１がエッチングされると、等脚台形状
の溝が形成される。この溝の底部がＩｎＧａＡｓＰの層
２３に達したときの底部の寸法が１．５μｍであるため
の、開口ａと厚みｂとの関係は、図３に示す線図のよう
になる。すなわち、ＩｎＰの層２１の厚さｂが決まって
いれば、マスクパターンの開口ａにより、エッチング溝
の底部の幅を決まることができる。
【０００９】また、凹凸のある表面に幅１．５μｍ程度
のストライプを、フォトリソグラフィ技術により精度よ
く作製するのは困難であるが、幅が３〜５μｍ程度あれ
ば容易である。また、ストライプの線幅の制御性も高い
ということができる。
のストライプを、フォトリソグラフィ技術により精度よ
く作製するのは困難であるが、幅が３〜５μｍ程度あれ
ば容易である。また、ストライプの線幅の制御性も高い
ということができる。
【００１０】本発明によれば、第１段階として、幅の広
いマスクパターンを用いて、中間層に第１段目のエッチ
ング溝を形成する。この場合、エッチング溝の底部が中
間層の下のマスク層に達したときの底部の幅は、図３で
説明したように、中間層のエッチングマスクの幅で決め
ることができる。図３の線図は、サイドエッチングの状
況等も勘案して決めることができるので、エッチング溝
の底部を、より精度のよい寸法にすることができる。こ
のエッチング溝の底部により、幅の狭いマスクパターン
を決めて、第２段階として、第２段目のエッチングの溝
の幅を決めることができるので、精度のよいアローヘッ
ド型溝を形成することができる。
いマスクパターンを用いて、中間層に第１段目のエッチ
ング溝を形成する。この場合、エッチング溝の底部が中
間層の下のマスク層に達したときの底部の幅は、図３で
説明したように、中間層のエッチングマスクの幅で決め
ることができる。図３の線図は、サイドエッチングの状
況等も勘案して決めることができるので、エッチング溝
の底部を、より精度のよい寸法にすることができる。こ
のエッチング溝の底部により、幅の狭いマスクパターン
を決めて、第２段階として、第２段目のエッチングの溝
の幅を決めることができるので、精度のよいアローヘッ
ド型溝を形成することができる。
【００１１】
【実施例】図１は、本発明の半導体レーザの一実施例の
断面図である。図中、１はｐ電極、２はｐ−ＩｎＰの単
結晶基板、３はｐ−ＩｎＰのバッファ層、４はｎ−Ｉｎ
Ｐのブロック層、５はｐ−ＩｎＰのブロック層、７はｐ
−ＩｎＰのクラッド層、９はＩｎＧａＡｓＰの活性層、
１０はｎ−ＩｎＰのクラッド層、１１はｎ−ＩｎＧａＡ
ｓＰのキャップ層、１２は絶縁膜、１３はｎ電極、１４
はｎ−ＩｎＧａＡｓＰの第２マスク層、１５はｎ−Ｉｎ
Ｐの中間層である。
断面図である。図中、１はｐ電極、２はｐ−ＩｎＰの単
結晶基板、３はｐ−ＩｎＰのバッファ層、４はｎ−Ｉｎ
Ｐのブロック層、５はｐ−ＩｎＰのブロック層、７はｐ
−ＩｎＰのクラッド層、９はＩｎＧａＡｓＰの活性層、
１０はｎ−ＩｎＰのクラッド層、１１はｎ−ＩｎＧａＡ
ｓＰのキャップ層、１２は絶縁膜、１３はｎ電極、１４
はｎ−ＩｎＧａＡｓＰの第２マスク層、１５はｎ−Ｉｎ
Ｐの中間層である。
【００１２】図４は製造工程の説明図である。図中、図
１と同様な部分には同じ符号を付して説明を省略する。
１６はｎ−ＩｎＧａＡｓＰの第１マスク層、１７はレジ
ストである。図４（Ａ）に示すように、ｐ−ＩｎＰの単
結晶基板２の（１００）面上に、ｐ−ＩｎＰのバッファ
層３、ｎ−ＩｎＰのブロック層４、ｐ−ＩｎＰのブロッ
ク層５、ｎ−ＩｎＧａＡｓＰの第２マスク層１４、ｎ−
ＩｎＰの中間層１５、ｎ−ＩｎＧａＡｓＰの第１マスク
層１６を液相成長法で薄膜結晶成長する。
１と同様な部分には同じ符号を付して説明を省略する。
１６はｎ−ＩｎＧａＡｓＰの第１マスク層、１７はレジ
ストである。図４（Ａ）に示すように、ｐ−ＩｎＰの単
結晶基板２の（１００）面上に、ｐ−ＩｎＰのバッファ
層３、ｎ−ＩｎＰのブロック層４、ｐ−ＩｎＰのブロッ
ク層５、ｎ−ＩｎＧａＡｓＰの第２マスク層１４、ｎ−
ＩｎＰの中間層１５、ｎ−ＩｎＧａＡｓＰの第１マスク
層１６を液相成長法で薄膜結晶成長する。
【００１３】この実施例において、図５（Ｂ）で説明し
た従来のブロック層ウェハと相違する点は、従来のブロ
ック層ウェハでは、ＩｎＧａＡｓＰのマスク層を用いた
が、この実施例ではｎドープしたｎ−ＩｎＧａＡｓＰで
第２マスク層１４が構成されている点、および、その上
にｎ−ＩｎＰの中間層１５、ｎ−ＩｎＧａＡｓＰの第１
マスク層の２層が追加されていることである。
た従来のブロック層ウェハと相違する点は、従来のブロ
ック層ウェハでは、ＩｎＧａＡｓＰのマスク層を用いた
が、この実施例ではｎドープしたｎ−ＩｎＧａＡｓＰで
第２マスク層１４が構成されている点、および、その上
にｎ−ＩｎＰの中間層１５、ｎ−ＩｎＧａＡｓＰの第１
マスク層の２層が追加されていることである。
【００１４】図４（Ｂ）は、ブロック層ウェハに、第１
段目のエッチング溝を形成した断面図である。この工程
は、ｎ−ＩｎＧａＡｓＰの第１マスク層の上にレジスト
１７を付け、幅ａのストライプを開けた後、ｎ−ＩｎＧ
ａＡｓＰの第１マスク層１６をエッチングし、さらに、
ｎ−ＩｎＰの中間層１５をエッチングすることによって
行なわれる。一般に、ＩｎＧａＡｓＰの薄膜に、ＫＫＩ
（ＨＣｌ：ＣＨ3 ＣＯＯＨ：Ｈ2 Ｏ2 が１：２：１の混
合液）溶液で、基板の〈０１１〉方向にストライプ状の
穴を開けた後、ＨＣｌでＩｎＧａＡｓＰ層の下のＩｎＰ
層をエッチングすると、その溝の形状は、上述したよう
に、図２（Ａ）〜（Ｃ）のような変遷をする。ここで
は、ｎ−ＩｎＰの中間層の下にｎ−ＩｎＧａＡｓＰの第
２マスク層があるため、図２（Ｄ）で説明したように、
エッチング溝は等脚台形の形となり、底部の寸法を精度
よく形成できる。この実施例では、エッチング溝の底部
の寸法を１．５μｍとしたから、第１回目のエッチング
溝により、ｎ−ＩｎＧａＡｓＰの第２マスク層１４は、
幅１．５μｍのストライプ状にむき出ている。
段目のエッチング溝を形成した断面図である。この工程
は、ｎ−ＩｎＧａＡｓＰの第１マスク層の上にレジスト
１７を付け、幅ａのストライプを開けた後、ｎ−ＩｎＧ
ａＡｓＰの第１マスク層１６をエッチングし、さらに、
ｎ−ＩｎＰの中間層１５をエッチングすることによって
行なわれる。一般に、ＩｎＧａＡｓＰの薄膜に、ＫＫＩ
（ＨＣｌ：ＣＨ3 ＣＯＯＨ：Ｈ2 Ｏ2 が１：２：１の混
合液）溶液で、基板の〈０１１〉方向にストライプ状の
穴を開けた後、ＨＣｌでＩｎＧａＡｓＰ層の下のＩｎＰ
層をエッチングすると、その溝の形状は、上述したよう
に、図２（Ａ）〜（Ｃ）のような変遷をする。ここで
は、ｎ−ＩｎＰの中間層の下にｎ−ＩｎＧａＡｓＰの第
２マスク層があるため、図２（Ｄ）で説明したように、
エッチング溝は等脚台形の形となり、底部の寸法を精度
よく形成できる。この実施例では、エッチング溝の底部
の寸法を１．５μｍとしたから、第１回目のエッチング
溝により、ｎ−ＩｎＧａＡｓＰの第２マスク層１４は、
幅１．５μｍのストライプ状にむき出ている。
【００１５】ｎ−ＩｎＧａＡｓＰの第２マスク層のむき
出し部分を硫酸系エッチャントなどによりエッチングし
て取り除いたのが図４（Ｃ）の状態である。さらに、Ｈ
Ｃｌでエッチングを行ない、第２段目のエッチング溝と
してアローヘッド型溝を形成する。図４（Ｄ）に示すよ
うに、アローヘッド型溝の先端は、ｎ−ＩｎＰのブロッ
ク層４を突き抜け、ｐ−ＩｎＰのバッファ層３に達して
いる。この後、レジスト１７とｎ−ＩｎＧａＡｓＰの第
１マスク層１６を除去し、従来のＰＢＣレーザの製造工
程と同様に、ｐ−ＩｎＰのクラッド層７、ＩｎＧａＡｓ
Ｐの活性層９、ｎ−ＩｎＰのクラッド層１０、ｎ−Ｉｎ
ＧａＡｓＰキャップ層１１を埋め込み成長により結晶成
長する。さらに、絶縁膜１２を付け、溝状にストライプ
窓を開け、ｐ電極１、ｎ電極１３を成膜し、チップ化し
て、図１に示す半導体レーザが作製できる。
出し部分を硫酸系エッチャントなどによりエッチングし
て取り除いたのが図４（Ｃ）の状態である。さらに、Ｈ
Ｃｌでエッチングを行ない、第２段目のエッチング溝と
してアローヘッド型溝を形成する。図４（Ｄ）に示すよ
うに、アローヘッド型溝の先端は、ｎ−ＩｎＰのブロッ
ク層４を突き抜け、ｐ−ＩｎＰのバッファ層３に達して
いる。この後、レジスト１７とｎ−ＩｎＧａＡｓＰの第
１マスク層１６を除去し、従来のＰＢＣレーザの製造工
程と同様に、ｐ−ＩｎＰのクラッド層７、ＩｎＧａＡｓ
Ｐの活性層９、ｎ−ＩｎＰのクラッド層１０、ｎ−Ｉｎ
ＧａＡｓＰキャップ層１１を埋め込み成長により結晶成
長する。さらに、絶縁膜１２を付け、溝状にストライプ
窓を開け、ｐ電極１、ｎ電極１３を成膜し、チップ化し
て、図１に示す半導体レーザが作製できる。
【００１６】レジスト１７を剥離した後、ｎ−ＩｎＧａ
ＡｓＰの第１マスク層１６を除去したが、ｎ−ＩｎＧａ
ＡｓＰの第１マスク層１６を残したまま、埋め込み成長
を行なうようにしてもよい。また、埋め込み成長の結晶
成長の際に、溝の側部にも同時に結晶層が形成される
が、図示は省略した。
ＡｓＰの第１マスク層１６を除去したが、ｎ−ＩｎＧａ
ＡｓＰの第１マスク層１６を残したまま、埋め込み成長
を行なうようにしてもよい。また、埋め込み成長の結晶
成長の際に、溝の側部にも同時に結晶層が形成される
が、図示は省略した。
【００１７】なお、上述した実施例は、ｐ型基板を用い
た場合について説明したが、ｎ型基板を用いることがで
きることは勿論である。また、ＩｎＰ系に限らず、他の
系のものにも本発明を適用することができる。
た場合について説明したが、ｎ型基板を用いることがで
きることは勿論である。また、ＩｎＰ系に限らず、他の
系のものにも本発明を適用することができる。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
の半導体レーザは、エッチング溝が２段に形成されてい
るので、精度のよい埋め込み溝が形成でき、均一な太さ
の幅を持った活性層が広範囲に出来るので歩留まりが向
上できる構造の半導体レーザを提供できるという効果が
ある。
の半導体レーザは、エッチング溝が２段に形成されてい
るので、精度のよい埋め込み溝が形成でき、均一な太さ
の幅を持った活性層が広範囲に出来るので歩留まりが向
上できる構造の半導体レーザを提供できるという効果が
ある。
【図１】本発明の半導体レーザの一実施例の断面図であ
る。
る。
【図２】エッチング状態の説明図である。
【図３】エッチング層の厚さとエッチング溝の底部の寸
法との関係を示す線図である。
法との関係を示す線図である。
【図４】図１の半導体レーザの製造工程の説明図であ
る。
る。
【図５】従来の半導体レーザの説明図である。
１ ｐ電極 ２ 単結晶基板 ３ バッファ層 ４，５ ブロック層 ７ クラッド層 ９ 活性層 １０ クラッド層 １１ キャップ層 １２ 絶縁膜 １３ ｎ電極 １４ 第２マスク層 １５ 中間層 １６ 第１マスク層 １７ レジスト
Claims (1)
- 【請求項１】 基板の（１００）面上に成長したブロッ
ク層の上方に電極が形成され、前記ブロック層にアロー
ヘッド型溝が形成された半導体レーザにおいて、前記ブ
ロック層上にマスク層と中間層が形成され、前記マスク
層が前記アローヘッド型溝の開口を形成するとともに、
前記中間層に前記開口を底部とするエッチング溝が形成
されていることを特徴とする半導体レーザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24465291A JPH0563302A (ja) | 1991-08-29 | 1991-08-29 | 半導体レーザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24465291A JPH0563302A (ja) | 1991-08-29 | 1991-08-29 | 半導体レーザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563302A true JPH0563302A (ja) | 1993-03-12 |
Family
ID=17121937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24465291A Pending JPH0563302A (ja) | 1991-08-29 | 1991-08-29 | 半導体レーザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563302A (ja) |
-
1991
- 1991-08-29 JP JP24465291A patent/JPH0563302A/ja active Pending
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