JP2005509331A - Ｄｖ／ｄｔブーストによるノイズ耐力改善のための回路 - Google Patents

Abstract

ノイズ・トランジェントによるレベル・シフト回路（１０）の誤動作を抑制するための回路であって、レベル・シフト回路の電圧源（ＶＢ）に結合され、かつノイズ・トランジェントが電圧源に現れたときに電流を通すために結合されている第１のトランジスタ（１０３）と、第１のトランジスタに結合され、ノイズ・トランジェントによるレベル・シフト回路の誤トリガを回避するため、レベル・シフト回路の少なくとも一つのレベル・シフト・トランジスタに注入される信号として、第１のトランジスタの電流に比例する電流を供給する出力端子（ＢＯＯＳＴ）を備えることを特徴とする回路。

Description

本発明は、高周波レベル・シフト動作（high frequency level shift operation）のためのレベル・シフト回路に関し、より詳細には、高周波レベル・シフト動作のための同相変動に対する耐力を提供する回路に関する。

小振幅制御信号の電圧をより高い（＋方向の）、またはより低い（−方向の）電圧のレベルにシフトさせるレベル・シフト回路はよく知られており、パワーＩＣ（Integrated Circuit）チップに度々実装されている。典型的なパワーＩＣチップとしては、本発明の被譲渡人であるインターナショナル・レクティファイアー・コーポレーション（International Rectifier Corporation）社により販売されている、ＩＲ２１５１がある。ＩＲ２１５１は高電圧、高速のＭＯＳゲートのＩＣであり、ハーフ・ブリッジ構成に配置されたハイ側とロー側のパワー・トランジスタ（典型的にはパワーＭＯＳＦＥＴまたはＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲート型バイポーラト・ランジスタ）の各ゲートを駆動するためのハイ側とロー側の独立した出力を備えている。レベル・シフト回路はこのようなパワーＩＣにおいて、ハイ側のパワー・トランジスタのための制御信号の電圧レベルを高い電圧レールのレベルに近いレベルに持ち上げるために用いられる。

ＩＲ２１５１パワーＩＣの中で用いられるようなレベル・シフト回路は、典型的には、その内部で、入力制御信号がその制御信号の立ち上がりと立ち下がりエッジでパルスに変換され、前記ハイ側のパワー・トランジスタのゲートを交互に制御するラッチに対し「セット」および「リセット」を提供するパルス・ベースの回路である。その制御信号の代わりに、レベルをシフトさせたこれらのパルスを用いることにより、このレベル・シフト回路は、短時間だけターン・オンするだけで済み、このために、電力消費はきわめて少なくなる。

本発明の被譲渡人に譲渡され、ここで参照により引用されている、特許文献１は、誤動作、たとえば、ノイズ「グリッチ」すなわち偽パルスの結果としての、その論理的入力により要求されていない、出力の生成を回避するパルス・ベースのレベル・シフト回路を備えた「リセット優先（reset dominant）」方式を開示している。特許文献１の図１は、パルス・ベースのレベル・シフト回路を示し、ここでは入力信号の立ち上がりと立ち下がりエッジで、パルス発生器１がセットおよびリセット・パルスを生成し、これらがそれぞれ高電圧レベル・トランジスタ２，３に供給され、これらが、パルス・フィルタ・ブロック９を通ってＲＳ（Set/Reset）ラッチ４をそれぞれセット、およびリセットする。ＲＳラッチ４の出力５は、低電圧の制御信号についての高電圧の同等信号を形成し、出力トランジスタ６、７の切り替えを制御する。この結果、出力トランジスタ６、７の中点の端子ＨＯにこのＩＣに接続されるハイ側のパワー・トランジスタをゲートするために使用される信号が生成される。

図１に示されるようなパルスに基づくレベル・シフト回路に関連する一つの問題は、そのパルスが一定のパルス幅と振幅を有し、このことが、入力から出力までの伝搬遅延および電力消費の両方に影響を及ぼし、動作周波数を制限する可能性があることである。

上記した制限を克服するために、代替えのレベル・シフト回路が提案されている。この回路は、特許文献２（ＩＲ−１９３４）で開示および請求されており、入力信号より生成されるパルスで動作するのではなく、従ってパルスの特性によって制限されることがない。図２に示されるように、この非パルス・ベースのレベル・シフト回路（non-pulse level shift circuit）は、スイッチング回路（すなわち、トランジスタ２０と２２およびインバータ２４）を含み、入力信号ソースＶ_INのローからハイへのトランジションに応答して第一の電流路をターン・オンし、入力信号ソースのハイからローへのトランジションに応答して第二の電流路をターン・オンし、入力信号ソースのハイとローの値間のトランジションに応答する。この動作はトランジスタ２０と２２のゲートを二つの逆位相の信号により駆動することにより達成される。すなわち、トランジスタ２０は、信号ソースＶ_INからの反転されていない入力信号ＩＮを受け、トランジスタ２２は、インバータ２４により生成される入力信号ソースＶ_INの反転信号であるＩＮ^*を受ける。

図２に示される非パルス・ベースのレベル・シフト回路のシフト回路動作はエンハンスメント・モード・トランジスタ３０と３２により形成され、ノード３４と３６において出力信号ＯＵＴとＯＵＴ^*を供給する。このシフト回路は、第一と第二の電流路に流れる電流に応答し、これにより、入力信号のトランジションに従って出力信号（ＯＵＴとＯＵＴ^*）のレベルをシフトし、次にスイッチング回路によりターン・オンされた電流路をターンオフする。

米国特許第５，５１４，９８１号明細書 米国出願番号第０９／９８４，０８４号明細書

図１の従来技術のレベル・シフト回路におけるトランジスタ２，３、および図２の非パルス・ベースのレベル・シフト回路におけるトランジスタ２０と２２に関連する寄生容量は、主としてｄｖ／ｄｔの問題に関係する。ノードＶ_Sにてｄｖ／ｄｔが発生すると、これらの寄生容量を充電するために充分な電流が供給されないとＩＣの誤動作が発生しうる。

本発明の回路は、ｄｖ／ｄｔ状態で、レベル・シフト・トランジスタに関連付けられた寄生容量に供給されることになる電流の量を感知し、時機を得た方法でこの電流を注入して、ＩＣの誤動作を回避することにより、上記した従来技術の欠点を有利に克服する。

本発明の回路を実装することにより、パルス・フィルタ・ブロック９の必要性は減少し、または不要となり、それによりＩＣの伝搬遅延が減少する。

本発明のその他の特徴および利点は、次に、添付の図面を参照して行われる本発明の説明により明らかになるであろう。

本発明の回路図が図３に示される。このレベル・シフト回路は入力信号の変換を終了し、安定状態にいるものとする。本発明のこの回路においては、トランジスタ１０１は常時オフのダミー・トランジスタである。どちらのレベル・シフト回路に接続されるにしても、トランジスタ１０１はその構造において、従来技術における回路ブロック２，３のトランジスタ、（または）図２のトランジスタ２０と２２と全く同様である。トランジスタ１０１の目的はこれらのトランジスタに関連付けられた実際の寄生容量を疑似させることである。

ノード“Ｖ_S”に上昇方向のｄｖ／ｄｔが発生すると仮定する。ノード“Ｖ_S”の電圧は急激に上昇することになり、このことは“Ｖ_S”より直流電圧（ＶＢＳ）分だけ高い“Ｖ_B”もまた上昇することを意味する。“Ｖ_B”が上昇することにより、トランジスタ１０２を通して感知電流（sense current）を生ぜしめ、この電流量がトランジスタ１０１の寄生容量に対応し感知される。トランジスタ１０２を通して流れる電流はトランジスタ１０３を通してミラー（複製）され、ノード“ＢＯＯＳＴ”を通して利用可能である。この感知電流の持続時間はｄｖ／ｄｔパルスの持続時間に、および抵抗１０４とトランジスタ１０５により提供されるＲＣ遅延に依存する。

ノード“ＢＯＯＳＴ”における電流は図１のトランジスタ２，３のドレイン電極に注入される。これにより、ｄｖ／ｄｔ状態に起因する出力状態の誤トリガが回避されるであろう。

図２の回路においては、図３のノード“ＢＯＯＳＴ”における電流は、トランジスタ２０と２２のどちらがオフであるかに依り、ノード３４または３６のどちらかに注入される。トランジスタ２０がオフであった場合には、ノード３４はハイであり、ノード“ＢＯＯＳＴ”からの電流はノード３４に注入され、ｄｖ／ｄｔ状態の間においてもこのノードが確実にハイにとどまることを確実にする。このノードがローになると、入力ソースＶ_INに関しての誤った出力状態になる可能性がある。

このように、本発明は、ノイズまたはｄｖ／ｄｔ条件が発生したとき、それによる誤動作を回避するために、トランジェント・ノイズまたはｄｖ／ｄｔ信号がレベル・シフト回路に“ブースト”電流を供給するように用いる。

本発明は、特定の実施形態に関して述べられているが、他の種々の変更、修正、および他の使用は当業者に明らかになるであろう。したがって、本発明はここでの特定の開示により限定されるべきものではない。

従来技術におけるパルス・ベースのレベル・シフト回路を示す図である。 従来例の非パルス・ベースのレベル・シフト回路を示す図である。 本発明の回路を示す図である。

Claims (24)

1. ノイズ・トランジェントによるレベル・シフト回路の誤動作を抑制するための回路であって、
   前記レベル・シフト回路の電圧ソースに結合され、かつノイズ・トランジェントが前記電圧ソースに現れたときに、電流を通すために結合される第１のトランジスタと、
   前記ノイズ・トランジェントによる前記レベル・シフト回路の誤トリガを回避するため、前記レベル・シフト回路の少なくとも一つのレベル・シフト・トランジスタに注入される信号として、前記第１のトランジスタの前記電流に比例する電流を、供給する前記第１のトランジスタに結合される出力端子と
   を備えることを特徴とする回路。
2. 前記レベル・シフト回路におけるトランジスタの寄生容量を疑似する容量要素をさらに備え、
   前記第１のトランジスタは、前記容量要素に直列に結合され、かつ前記ノイズ・トランジェントにより影響される前記レベル・シフト回路の前記電圧ソースに結合される制御入力を有し、
   さらに、前記第１のトランジスタに流れる電流をミラー（複製）するための電流ミラーとして前記第１のトランジスタに結合されるもう一つのトランジスタを備え、
   前記出力端子は、前記ノイズ・トランジェントによる前記レベル・シフト回路の誤トリガを回避するため、前記レベル・シフト回路の少なくとも一つのレベル・シフト・トランジスタに対して、前記注入される信号として、前記第１のトランジスタの前記電流をミラーする前記もう一つのトランジスタに流れる電流を供給することを特徴とする請求項１に記載の回路。
3. 前記容量要素は、第２のトランジスタを備えることを特徴とする請求項２に記載の回路。
4. さらに、前記第１および前記もう一つのトランジスタを通して流れる電流を遅延させ、かつ前記注入される信号の持続時間を決定するための、前記第１および前記もう一つのトランジスタに結合される遅延回路を備えることを特徴とする請求項２に記載の回路。
5. 前記遅延回路は、ＲＣ回路を備えることを特徴とする請求項４に記載の回路。
6. 前記ＲＣ回路は、直列に結合される抵抗と追加のトランジスタとを備えることを特徴とする請求項５に記載の回路。
7. 前記抵抗および前記追加のトランジスタの接続点は、前記第１および前記もう一つのトランジスタの前記制御入力に結合されることを特徴とする請求項６に記載の回路。
8. 前記第１のトランジスタ、前記第２のトランジスタ、前記もう一つのトランジスタ、および前記追加的トランジスタは、ＦＥＴであることを特徴とする請求項６に記載の回路。
9. 前記注入される信号は、前記レベル・シフト回路の少なくとも一つのレベル・シフト・トランジスタのドレイン電極に供給されることを特徴とする請求項１に記載の回路。
10. 前記注入される信号は、前記レベル・シフト回路の少なくとも一つのレベル・シフト・トランジスタの、ハイ状態にある、ドレイン電極に、当該ドレイン電極が前記ノイズ・トランジェントの間ハイにとどまることを確実にするために、供給されることを特徴とする請求項１に記載の回路。
11. ノイズ・トランジェントによるレベル・シフト回路の誤動作を抑制するための回路であって、
    前記ノイズ・トランジェントにより影響される前記レベル・シフト回路の電圧ソースに結合される制御入力を有する第１のトランジスタと、
    前記第１のトランジスタと直列に結合され、かつ前記レベル・シフト回路におけるトランジスタの寄生容量を疑似する第２のトランジスタと、
    前記第１のトランジスタに流れる電流をミラー（複製）するための電流ミラーとして前記第１のトランジスタに結合される第３のトランジスタと、
    前記ノイズ・トランジェントによる前記レベル・シフト回路の誤トリガを回避するため、注入される信号として、前記第１のトランジスタ内の前記電流をミラー（複製）する前記第３のトランジスタ内に流れる電流を供給し、かつ前記レベル・シフト回路の少なくとも一つのレベル・シフト・トランジスタに結合される出力端子と
    を備えることを特徴とする回路。
12. さらに、前記第１および第３のトランジスタを通して流れる電流を遅延させ、かつ前記注入される信号の持続時間を決定するための、前記第１および第３のトランジスタに結合される遅延回路を備えることを特徴とする請求項１１に記載の回路。
13. 前記遅延回路は、ＲＣ回路を備えることを特徴とする請求項１２に記載の回路。
14. 前記ＲＣ回路は、直列に結合される抵抗と第４のトランジスタとを備えることを特徴とする請求項１３に記載の回路。
15. 前記抵抗と第４のトランジスタの接続点は、前記第１および第３のトランジスタの制御入力に結合されることを特徴とする請求項１４に記載の回路。
16. 前記第１、第２、第３、および第４のトランジスタがＦＥＴを備えることを特徴とする請求項１４に記載の回路。
17. 前記注入される信号は、前記レベル・シフト回路の少なくとも一つのレベル・シフト・トランジスタのドレイン電極に供給されることを特徴とする請求項１１に記載の回路。
18. 前記注入される信号は、前記レベル・シフト回路の前記少なくとも一つのレベル・シフト・トランジスタの、ハイ状態にある、ドレイン電極に、当該ドレイン電極が前記ノイズ・トランジェントの間ハイにとどまることを確実にするため、供給されることを特徴とする請求項１１に記載の回路。
19. ノイズ・トランジェントによるレベル・シフト回路の誤動作を抑制するための方法であって、
    前記ノイズ・トランジェントにより影響される前記レベル・シフト回路の電圧ソースに結合される制御入力を有する第１のトランジスタを提供し、かつ前記電圧ソースに現れるノイズ・トランジェントに応答して前記第１のトランジスタに電流を通過させること、および
    前記ノイズ・トランジェントによる前記レベル・シフト回路の誤トリガを回避するため、前記レベル・シフト回路の少なくとも一つのレベル・シフト・トランジスタに、前記第１のトランジスタ内の前記電流に応答して、注入信号を提供すること
    を備えることを特徴とする方法。
20. 前記レベル・シフト回路におけるトランジスタの寄生容量を疑似する容量要素を提供すること、
    前記第１のトランジスタに流れる電流をミラー（複製）するための電流ミラーとして前記第１のトランジスタに結合されるもう一つのトランジスタを提供すること、および
    前記ノイズ・トランジェントによる前記レベル・シフト回路の誤トリガを回避するため、前記第１のトランジスタの前記電流をミラー（複製）し、かつ前記レベル・シフト回路の少なくとも一つのレベル・シフト・トランジスタに結合される、前記もう一つのトランジスタに流れる電流を前記注入される信号として供給すること
    をさらに備えることを特徴とする請求項１９に記載の方法。
21. さらに、前記第１および前記もう一つのトランジスタを通して流れる電流を遅延させること、および
    前記注入される信号の持続時間を決定すること
    を備えることを特徴とする請求項２０に記載の方法。
22. 前記容量要素を提供することは、容量要素としてＦＥＴを用いることを備えることを特徴とする請求項２０に記載の方法。
23. 前記注入信号を提供することは、前記レベル・シフト回路の前記少なくとも一つのレベル・シフト・トランジスタのドレイン電極に前記注入信号を提供することを備えることを特徴とする請求項１９に記載の方法。
24. 前記注入信号を提供することは、前記レベル・シフト回路の前記少なくとも一つのレベル・シフト・トランジスタの、ハイ状態にある、前記ドレイン電極に、ドレイン電極が前記ノイズ・トランジェントの間ハイにとどまることを確実にするため、前記注入信号を提供することを備えることを特徴とする請求項１９に記載の方法。

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