JP2005507171A

JP2005507171A - スピン・オンガラス用フィルパターンの生成及び関連する自己平坦化堆積法

Info

Publication number: JP2005507171A
Application number: JP2003539097A
Authority: JP
Inventors: ジェングリング，ワーナー; アイルランド，フィリップ・ジェイ
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2001-10-24
Filing date: 2002-10-09
Publication date: 2005-03-10
Anticipated expiration: 2022-10-09
Also published as: US20050001322A1; US20040155319A1; US20030168741A1; AU2002351464A1; EP1438743A2; JP4295108B2; CN1575516A; US6806577B2; KR20040044559A; WO2003036711A2; WO2003036711A3; KR100589875B1; US20040157137A1; US20040157428A1; US6809389B2; CN1310308C; US6812138B2; US6777813B2; US7026717B2

Abstract

【課題】
【解決手段】メモリセルのような半導体デバイス用のフィルパターンである。メモリセルは、半導体基板上に堆積させた導電性リード線３０５、３０６、３０７を備える複数の第一のトポグラフィック構造体と、フィルパターン３５０を備える複数の第二のトポグラフィック構造体とを有し、第二のトポグラフィック構造体の最上面が複数の第一のトポグラフィック構造体の最上面と全体として同一面状である。複数の第一及び第二のトポグラフィック構造体は、基板上に全体として反復列に配置されている。平坦化層３２０は、基板の頂部上に堆積され、該平坦化層が複数の第一及び第二のトポグラフィック構造体間の空間を充填し、その最上面が第一及び第二のトポグラフィック構造体の最上面と全体として同一平面状となるようにする。

Description

【背景技術】
【０００１】
多数の層を堆積させることは、典型的に、半導体基板上に導電性材料及び不導電性材料の交番的なパターンがトポグラフィックに形成される、半導体デバイスを製造するときの重要なステップの１つである。１つの典型的なフォトリソグラフィ法において、半導体基板及び後続の層の双方におけるレジスト層の選んだ部分をマスキングし、このマスキングを多数のステップを通じて反復し、コネクタの三次的回路網を構築するため、パターン化したレティクルが採用される。しかし、多数の層を追加することでトポグラフィックな突起は益々、非平面状となり、これら表面凹凸がリソグラフィックマスキング過程にて分解能を失わせることになる可能性がある。
【０００２】
このため、工程及び品質管理の観点からして、構築した半導体デバイスにおける表面凹凸を可能な限り少なくすることが極めて望まれる。表面凹凸を最小にする１つの方法は、スピン・オンガラス（ＳＯＧ）又は化学的気相成長法（ＣＶＤ）のような、既知の方法を使用して１つ以上の絶縁層を有する露出した面の各々を平坦化することである。このＣＶＤ法にて一般に使用される１つの方法は、オルトケイ酸テトラエチル（ＴＥＯＳ）である。これら方策の何れかを使用して非構築領域の大きい軌道上に１つの層を堆積させるとき、これらの方策は、液体の表面張力のため、容器の壁付近に形成されるメニスカスと同様の仕方にてトポグラフィック領域近くにて層の厚さを勾配状に変化させ勝ちである。所望の平坦化程度を実現するため、基板の設計者が避けようとするのは、広く開いた領域にて優勢なこの順応的な振舞いである。同様に、剛い直立の構造体間の間隔の幅が変化するとき、寸法の異なる空間は、それらの内部に別個の量のＳＯＧ又はＴＥＯＳが異なる量にて流れるのを許容するため、上述した層のフィル技術は、所望の平坦化を実現する上で完全に効果的なものではない。
【０００３】
絶縁層の平坦度を向上させるため、追加的な方法が採用されている。１つの周知の方策は、順応可能な凹みが絶縁層内に存在するのを少なくするため、トポグラフィックな導電性要素の間に「ダミー」すなわちフィルパターンを配置することを伴う。これらのフィルパターンが介在することは、さもなければ支持されないフィル領域の大きい軌道を妨害することにより、ＳＯＧ又はＴＥＯＳ層が充填するための、より小さい谷状又は格子様の領域を再分割し且つ形成することになる。しかし、フィルパターンを追加することは、その機械的及び電気的適合性を保証するための追加的なステップを含まなければならないため、複雑化を伴う。例えば、多くのフィルパターンは金属である（導電性要素のステップと同時に堆積させることがしばしばである）から、これらのフィルパターンは、望ましくない導電率又は容量の発生源となる可能性がある。同様に、フィルパターン列間の間隔の均一さが欠けることは、層を均一に分布させることの妨げとなる。また、隣接するトポグラフィック構造体間の相対的に不均一な間隔は、加工コストの低減に悪影響を与え、ここで、これらの考慮からフィルパターン及び列は可能な限り単純に形成することを必要とする。特注的な不均一なフィルパターンを堆積させるコストは、製造コストに顕著に影響を及ぼす可能性がある。他方、フィルパターン間の格子又は谷の配列に対する配慮が適正でなければ、長い直線通路及び流動量の多い交差部分を含む場合、平坦化層の流れは不均一となり、及びその後の凹凸のある層の堆積を呈する空間となる可能性がある。従って、回路の配列を担当する人にとってフィルパターンの寸法及び空間は、重要な設計上の考慮事項となる。
【０００４】
従って、フィルパターンが半導体デバイスの上面の全領域を亙って均一に且つ実質的に平坦となり、低廉、小型で且つ高信頼性の構造体を提供することのできるデバイスが必要とされている。
【０００５】
本発明は、平坦化した半導体デバイスと、半導体デバイスの表面上に平坦化した情景を形成することを促進するレティクルの形態を利用するシステムとを提供することにより、上述した必要性を充足させる。本発明によるデバイスの色々な層、領域及び構造体は、従来の半導体デバイスの製造技術を利用することにより形成することができる。これら特定の技術の選択は、用途毎に相違し、本明細書に概説した製造ステップを除いて、本発明の主題ではない。
【０００６】
本発明の１つの側面によれば、半導体デバイスを製造する方法が開示され、ここで、該方法は、実質的に直交する第一及び第二の面内寸法から成る全体として平面状の半導体ウェハを提供するステップと、ウェハ基板に対し、同一平面状に伸びる少なくとも第一及び第二の側部を備えるように、導電性リード線材料のトポグラフィック層を画成するステップと、基板上に導電性リードの１つ以上のトポグラフィック層を堆積させるステップと、トポグラフィック構造体の間に画成された空間が任意のその他の空間と実質的に等しい幅を有するように、導電性リード線材料又は別のフィルパターンの何れかに隣接して複数のトポグラフィックフィルパターンを堆積させるステップと、空間の複数の交点により画成された格子がトポグラフィックフィルパターンの任意の１つの最長寸法よりも長い直線寸法を含まず、また、複数の交点により画成された交差部分の何れも連続的な直線寸法を含まないように、トポグラフィックフィルパターン及び導電性リード線のトポグラフィック層を配置するステップとを備えている。追加的なステップは、平坦化層が格子パターンまで充填し、導電性リード線材料及びフィルパターンのトポグラフィック構造体を側方向に取り巻くように、平坦化層を基板上に堆積させることを含む。
【０００７】
選択的に、絶縁層を堆積させるステップは、スピン・オンガラス又はＴＥＯＳの何れかを堆積させることを含む。更に、絶縁層を堆積させることは、導電性リード線材料及びフィルパターンの層の最上面と実質的に共平坦状の最上面を形成する。１つの追加的なステップは、フィルパターン及び導電性リード線層の少なくとも１つを備える列を画成し、フィルパターンの何れのものの部分が列の境界に張り出さないようにすることを含むことができる。該列は、比較的均一な外観を示すようにかなり規則的な幾何学的パターンにて反復する多数のトポグラフィック構造体を含むものと考えることができる。１つの規則的なパターンを実現する１つの方法は、その列の周縁がフィルパターンの直線状縁部の側部によって殆ど境が設定されるようにすることである。
【０００８】
本発明の別の側面によれば、半導体が開示される。該半導体は、それぞれ基板上に堆積させた作用可能なリード線及びダミーフィル（その双方はピークとも称する）により画成された第一及び第二のトポグラフィックパターン又は構造体を有する実質的に平面状の基板を備えている。それ自体が第一及び第二のトポグラフィックパターンに外接する複数の相互に接続した谷を備える実質的に平面状の格子を有する反復列が基板上に配置されており且つ、列の周縁がダミーフィル、作用可能なリード線又はその双方の組合体によって境が設定されるような形態とされている。更に、ダミーフィルの何れの部分も周縁を超えて側方向に伸びるものはない。格子内にて、谷の各々の最長の直線寸法は、任意のダミーフィルの最長の側方向寸法よりも長くなく、また、任意の２つの谷の間の交点により画成された交差部分が連続的な直線寸法を有するものはない。代替例において、複数の第一及び第二のトポグラフィック構造体が平面状構造体上に堆積されており、ここで、第一の構造体は導電性リード線であり、第二の構造体はフィル／ダミーパターンであり、その双方は、互いに対し実質的に同一平面状である最上面を有している。更に、平坦化層が実質的に平面状の基板上に堆積されており、該平坦化層が少なくとも格子付きの谷内に配置され且つ、第一及び第二のトポグラフィック構造体を側方向に取り巻く。
【０００９】
選択的に、半導体は、谷上に堆積させた実質的に平面状の絶縁性材料層を更に有し、また、実質的に平面状の層の最上面は、ピークの最上面と少なくとも実質的に同一平面状であるように選ばれた厚さを有する。更に、半導体デバイスは、その他の全てのピーク間空間と実質的に等しい幅であるようにピーク間空間の任意の１つの幅を画成する側方向寸法を更に有している。このことは、ピークがトポグラフィックな導電性リード線であるか又はトポグラフィックダミーパターンであるかどうかに関係なく、隣接するピーク間に比較的一定の間隔を保証する。
【００１０】
本発明の更に別の側面において、メモリセルが開示される。該デバイスは、以前の実施の形態の半導体の形態に加えて、スイッチングデバイス（トランジスタのような）及びスイッチングデバイスと電気的に連通した電荷保存デバイス（コンデンサのような）を有している。基板は、第一及び第二の直交する面内寸法を有する。第一のトポグラフィック構造体は、スイッチングデバイスと電気的に連通した導電性リード線から成っている。第二のトポグラフィック構造体は、第一のトポグラフィック構造体の最上面と全体として同一平面状の最上面を有している。格子付き谷は、第一の直交面内寸法にて伸びる第一の組みの相互に接続した一連の空間と、第二の直交面内寸法にて伸びる第二の組みの相互に接続した一連の空間とから成っている。
【００１１】
選択的に、メモリセルは、相互に接続した一連の空間の幅が０．２５から０．５μｍの範囲にあり、また、第二のトポグラフィック構造体は、第一及び第二の直交する面内寸法にて伸びる第一及び第二の面内寸法を画成する。フィルパターンの少なくとも１つは、第一及び第二の面内寸法の少なくとも１つに沿って少なくとも１つの隣接するフィルパターンと重なり合うことができる。また、第二のトポグラフィック構造体は、多岐に亙る幾何学的形状の任意のものとすることができる。更に、第一及び第二のトポグラフィック構造体は同一の材料で出来たものとすることができる。
【００１２】
本発明の更に別の側面において、メモリセルを形成するために使用されるレティクルが開示される。該レティクルは、複数のリード線切欠き及び複数のフィルパターン切欠きが形成される面を備えている。これらの切欠きは、半導体の表面上にトポグラフィックピークを画成し得るようにされており、ここで、リード線切欠きは、少なくとも１つのリード線を更に画成するような形状とされ、また、フィルパターン切欠きは、互いに隔てられた複数のダミーパターンを画成する。フィルパターン切欠きは、リード線切欠きの間に介在され且つ、金属リード線とレティクルによりメモリセル上に形成された金属フィルパターンとの容量的連通を回避するのに十分な程度だけリード線切欠きの各々から隔てられている。リード線及びフィルパターン切欠きは、列の周縁が直線状縁部によって実質的に境が設定され、また、列内のフィルパターン切欠きの何れのものの部分が周縁を超えて側方向に伸びることがないように、レティクルの表面内で１列に配置されている。フィルパターン及びリード線切欠きが形成された後に残るレティクル面の一部である格子は、隣接する切欠きの間に相互に接続した一連の空間を有している。一連の空間の任意の１つのものの幅を画成する側方向距離は、格子内の一連の空間における任意の他方のものの側方向距離と実質的に等しいが、一連の空間の各々間の最長の直線寸法は、フィルパターン切欠きの任意のものの最長寸法よりも長くない。更に、相互に接続した一連の空間における任意の２つの間の交点により画成された交差部分で連続的な直線寸法を有するものはない。
【００１３】
選択的に、フィルパターン切欠きは、多岐に亙る幾何学的形状の任意のものとする。更に、フィルパターン切欠きの少なくとも１つは、第一の面内寸法と、第一の面内寸法に対し実質的に直交する第二の面内寸法とを有し、フィルパターン切欠きの少なくとも１つが、第一及び第二の面内寸法の少なくとも１つに沿って少なくとも１つの隣接するフィルパターンと重なり合うようにする。また、相互に接続した一連の空間における任意のものの幅を画成する側方向寸法は、全ての他の一連の空間間のものと実質的に同一である。
【００１４】
本発明の更に別の側面において、半導体の製造システムが開示される。該半導体の製造システムは、フォトレジストを半導体基板上に堆積させるフォトレジスト施工機構と、フォトレジストの少なくとも一部分を照射する電磁放射線源と、未露出のフォトレジストを洗い流す溶剤分与機構と、絶縁性被覆の少なくとも１つの層を選択的に除去するエッチング機構と、以前の実施の形態のものと同様の全体として平面状の本体を有するレティクルとを備えている。
【００１５】
本発明の更に別の側面において、メモリセルを採用するマザーボード組立体が開示される。該マザーボードは、全体として平面状のボードと、マザーボードと各種の入力との間に電気的連通を提供する複数の相互接続デバイスと、出力及びメモリデバイスと、マイクロプロセッサ用のマウントと、その全てが全体として平面状のボードに取り付けられた複数のメモリデバイスと、複数のコントローラ装置とを有している。マザーボードは、全体として平面状のボードに取り付けられた少なくとも１つの半導体も有しており、ここで、半導体は、マイクロプロセッサ、メモリデバイス及びコントローラから成る群から選ばれる。半導体は、以前に論じた実施の形態のものと同様である。
【００１６】
本発明の更に別の側面において、メモリセルを採用するコンピュータシステムが開示される。該コンピュータシステムは、マイクロプロセッサと、該マイクロプロセッサに電気的に結合された少なくとも１つの入力と、マイクロプロセッサに電気的に結合された大容量記憶装置と、マイクロプロセッサに電気的に結合された出力と、マイクロプロセッサに電気的に結合すべくマイクロプロセッサにより使用されるようコンピュータプログラムを保存し得るようにされた少なくとも１つのメモリデバイスとを有している。該メモリデバイスは、以前に論じた実施の形態のものと同様のものである。
【００１７】
本発明の更に別の側面において、複数のリード線切欠きをレティクル本体に形成するステップと、複数のリード線切欠きの間に介在させた複数のフィルパターン切欠きを形成するステップと、相互に接続した一連の空間を備える格子を形成するステップとを備える、レティクルを製造する方法が開示される。レティクルの構造体は、以前のレティクルの実施の形態のものと同様である。
【００１８】
本発明の上記及びその他の目的並びに有利な点は、以下の説明、添付図面及び特許請求の範囲から明らかになるであろう。
図１Ａ及び図１Ｂを参照すると、従来技術の半導体デバイスは、導電性リード５、６、７がその上に堆積される上面２を有する基板１を備えている。典型的に、低誘電性絶縁層１０はリード上に及び残る露出した基板の上面２上に配置される。次に、平坦化層２０を誘電層１０の最頂部に堆積させ、導電性リード線５、６、７に起因する表面の凹凸を平滑にする。ＴＥＯＳのＳＯＧ及びＣＶＤのような周知の方法を使用して、依然として液体（特に粘性）状態にある間に平坦化層２０を堆積させ且つ分散させる。平坦化層２０は、リード線の間の相対的に狭小な空間３０を充填するのに全体として効果的ではあるが、ＳＯＧ過程の旋回動作に起因する外方への押出し力により、空間４０のようなより大きい空間内に半順応的な樋状部３５を残し勝ちとなる。図１Ｂに具体的に示すように、ダミーパターン５０（代替的に、フィルパターンと称する）を追加することは、樋状部の問題点を殆ど緩和するが、フィルパターンの間隔が不均一な結果、幅の広い空間６０が残り、依然として平坦化層６５の分布状態を不均一のままの状態で示してある。幾つかの状況において、ダミーパターン５０は、該ダミーパターンが極く近接して配置されたならば、導電性リード線５、６、７と容量的に反応し得るような配置とする。このことは、リードを通る電気信号を劣化させる可能性がある。
【００１９】
次に、図２から図４を参照すると、従来技術のフィルパターンの例が図示されている。図２において、ダミーパターン５０は反復列７０に配置されている。列７０に配置された反復する二次元的な格子パターン８０は、水平空間（代替的に、空隙とも称する）８２と、垂直空間８４と、垂直空間及び水平空間の交点を備える交差部分８６とから成っている。交差部分は、２つの異なる寸法にて空間が単に合うこと以上を必要とするが、その双方が交差部分を超えて両側部にて伸びるように空間の各々が実際に交差するようにしなければならないことが分かる。従って、隅部又はＴ字形接合部は、本明細書の交差部分となる資格はない。これら空間及び空間の交差部分は、ＳＯＧ、ＴＥＯＳ又は関連する化合物であるかどうか問わず、絶縁性材料が流動して平坦化層を形成するときに通る通路を提供する。図２に示したデバイスの交差部分８６は、連続的な直線寸法８６Ａ、８６Ｂを有することが分かる。本明細書において、「連続的な直線寸法」という語は、隣接する交差部分の間の方向に向けて破断部分、不連続部分又は変化部分を一切含まない空間又は空隙寸法の１つを意味する。別言すれば、連続的な直線寸法とは、その寸法が従来のデカルト配列９０にて単一の座標と一致し、方向が何ら変化しないように全体として直線に伸びる構造体を意味する。図２に示したデバイスと対照的に、図３及び図４の交差部分の何れも連続的な直線寸法を表わさず、それは、図３の垂直寸法１８６Ｂ、図４の水平及び垂直寸法２８６Ａ、２８６Ｂは、隣接する交差部分の間に必要とされる直線性から変位するからである。図２の水平及び垂直空間８２、８４の双方は、ダミーパターン５０の最長の寸法５０Ａよりも長い直線寸法である一方、図３において、水平空間１８２はより長いが、最大の垂直空間１８４はそうではなくて、ダミーパターン１５０Ａの長さとほぼ同一の高さであることが分かる。当該発明者達は、これらフィルパターンの特徴、長い線間隔及び間隔の連続的な線形交差部分の双方は、堆積させた平坦化層の順応的な「樋状化」に寄与し、このため解消し又は最小にする必要があることが分かった。このように、図２から図４に示したフィルパターンの各々は、個別に、ダミーパターン５０の直線縁部の整合部５１、５４により大部分画成された周縁の周りの直線縁部のような望ましいフィル造作構造部を含み、列の周縁（図２）、単純な列（図２及び図３）の上方に突き出すダミーパターン５０の部分は存在せず、交差部分（図３及び図４）における長い線空間寸法（図４）及び連続的な線空間の交点の何れも存在せず、これらの何れも平滑な平面状絶縁層を保証するのに必要な造作構造部の全てを提供するものはない。
【００２０】
次に、図５Ａから図５Ｄを参照すると、１対のフィルパターン３５０、３５１が結合されて複合的なフィルパターン３５５を形成している。フィル（又はダミー）パターン、導電性リード線（図示せず）は、ほぼ平坦な面から三次元的トポグラフィック構造体に構築され、構造体の基礎部分は基板に二次元的像を投影する。典型的に、フィルパターンは、矩形又はクロス或いは「Ｔ」又は「Ｌ」の文字のような幾何学的に簡単な設計のものである。このことは、半導体基板上に堆積させた導電性リード線（図示せず）の間の隙間間領域内に一体化することを容易にし、また、マスク又はレティクルにおける簡単な切欠きのため、製造コストを削減することになる。更に、フィルパターンは、金属のような導電性材料で出来ている。更に、フィルパターンは、典型的に、同時に且つ、導電性リード線と同一の過程の一部として半導体基板（図示せず）に堆積させる。次に、図５Ｂを参照すると、フィルパターン３５０、３５１の反復列３７０の一部分が図示されている。反復する列３７０の性質は、１つ以上のフィルパターンの形状が可能な限り簡単な仕方にて、フィルパターン間の間隔を比較的均一に形成することを通じて順序だった幾何学的仕方にて配置されるようなものである。更に、列３７０は、周縁３７５を画成し、フィルパターン３５０、３５１の突出部の何れも周縁３７５により画成された列３７０の境界を超えて伸びないようにする。このことはまた、反復的な列のプロフィールを形成し且つ製造することが容易であるため、低コストの製造を促進することになめ。好ましくは、フィルパターン３５０の外縁部が整合することは、列３７０の各々により画成された直線状の均一な境界を形成するようにする。
【００２１】
図５Ｄに特に示した、格子付き谷としても知られる格子３８０が列３７０内に配置されている。列３７０と異なり、格子３８０は、直線状周縁３７５を有する必要はない。その代わり、格子３８０は、フィルパターン３５０、３５１と導電性リード線（図示せず）の間にギザギザの蛇行した空間経路を含むことが好ましい。空間３８５は、側部にてフィルパターン３５０、３５１及び導電性リード線（図示せず）のようなこれら直立のトポグラフィック構造体により境が設定され、底部にて半導体の基板３８８のようなその下方の層の実質的に平面状面により境が設定されている。好ましくは、トポグラフィック構造体の間隔は、空間３８５の幅が列３７０の全体を亙って均一であり、これにより、平坦化層（図１Ａ、１Ｂに参照番号２０で示したＳＯＧ又はＴＥＯＳ又は任意の関連したセラミック又は同様の絶縁体）の堆積の容易さ及び均一な品質を促進する。空間３８５は、フィルパターン及び導電性リード線の側壁と相俟って、平坦化層を堆積させることのできる格子の一部として、三次元的谷を形成する。これらの谷は、フィルパターン３５０、３５１及び導電性リード線のトポグラフィック「ピーク」に外接する。平坦化層の最上面がフィルパターン３５０、３５１及び導電性リード線の最上面と全体として同一平面状となることを保証するような厚さに平坦化層を堆積させることが好ましい。トポグラフィックフィルパターン、トポグラフィック及び導電性リード線、ピーク、谷、空間、空隙、格子及び列同士の相互の関係を視覚化する同様の方法として、列を都会の繁華街区域の数ブロックの頭上図として考えることが効果的であり、ここで、トポグラフィック構造体（フィルパターン及び導電性リード線）は、三次元的建物で且つ、高層建築物である一方、空間（又は谷）は、建物及び高層建築物を分離する二次元的な十字形の交差部分通りである。格子（又は格子付き谷）は、頭上の輪郭を色々な通り及びその交差部分により描いた列の部分と考えることができる。
【００２２】
格子３８０内にて、空間３８５及び谷３９５（以下に図８に関してより詳細に論ずる）は、平坦化層の堆積が基板の面内方向に向けて過度に急速に加速され、これにより上述した最上面の樋状化を生じさせることがないように配置される。これを実現するためには、空間及び谷がとることを許容される直線寸法の最長のものは、最長のフィルパターンの最長寸法のものとする。換言すれば、ｘ又はｙ方向何れかへの空間又は谷の最長の連続的な線の伸長程度は、フィルパターン３５０、３５１の長い方の最長のｘ又はｙ方向へ突出するように限定される。平坦化層がとる蛇行路は、ＳＯＧ技術にて特に優勢な現象である、堆積中のその急激な加速を緩和することになる。同様の仕方にて（及び同様の目的にて）、多数の空間の間に交差部分を画成する箇所は、その内部に変位部分を組み込んでいる。このように、交差部分を通るとき、交差する空間の１つの直線の貫通伸長部を有するのではなくて、介在させたフィルパターン３５０、３５１は変位され、これにより、さもなければ直線状の空間の伸長部内に中断部分、破断部分及び不連続部分を強制的に形成する。基板自体は、デカルト座標系３９０と一致する、全体として直交する２つの面内寸法（ｘ、ｙ）を画成する。従って、内面方向への任意の突出部はその面内でしか伸びない。
【００２３】
フィルパターン間の間隔パターンを画成する１つの方法は、フィルパターンのピッチＰによるものである。ピッチＰは、（図５Ｄに示すように）典型的に、フィルパターンの任意の列内の同様のフィルパターン点間の距離である。次に、図５Ａ及び図５Ｄと共に、図６Ａから図６Ｃを参照すると、フィルパターンの相応する整合した直線寸法に対するピッチＰの比が１以下であるならば、個々のフィルパターンがＬとＰとの間の長さの差だけ重なり合うようなマイナスの間隔となる（図６Ａに示すように）。図６Ｂに示すように、この比が１に等しいとき、個々のフィルパターンは、整合され、隣接するフィルパターンの間に重なり合い部分又は空隙は全く存在しない。図６Ｃに示すように、この比が１以上であるとき、隣接するフィルパターン３５０、３５１の間に空隙Ｇが形成される。次に、図５Ｂを参照すると、複合的フィルパターン３５５の各々の一部分は、座標系３９０にて示すように、水平方向（ｘ）に沿って互いに重なり合う状態で示されている一方、図５Ｃには、水平寸法及び垂直寸法双方が重なり合う状態が示してある。この重なり合い（ここで、ＰはＬよりも小さい）は、複合的フィルパターン３５５の側方向間隔を均一にすることを許容する。「側方向」という語は、全体として、座標系３９０内の２つの主要な座標軸線（ｘ、ｙ）の１つと全体として整合した寸法を表す。従って、対角状寸法又は不連続的な中断した経路の何れもが側方向寸法を構成することはない。同様に、「全体として」「実質的に」及び関係する用語は、理論上、正確な相当性又は振舞いを示すと予想されるが、実際には、正確さの点にて僅かに劣るものを具体化すると予想される要素又は造作構造部の配置を意味する。従って、例えば、本明細書にて「実質的に整合した」又は「全体として平面状」という語で表わすとき、その質は、正確な又は絶対的なものになる傾向にあるが、正確である必要はない。フィルパターンの側方向寸法及びそれらの間の間隔を適正に検討することにより、列３７０（図５Ｄに最も良く図示）の全体を亙って平坦化層（図示せず）を均一に分配することができる。このことは、また、重要な線形及び側方向寸法、並びに交差寸法に対する影響を検討する必要がない点にて、格子の形態に影響を与える可能性がある。
【００２４】
図２から図４に示したデバイスの各々と対照的に、図５Ａから図５Ｄに示したトポグラフィックフィルパターン３５０、３５１の配置は、平滑で平らな平坦化層を促進するのに必要な上述した造作構造部の全てを含む、例えば、簡単に製造できる規則的な列にて反復する幾何学的に単純な造作構造部、列の周縁３７５の上方に突き出すフィルパターンの部分がないこと、谷又は空間の最長の直線寸法がより大きいフィルパターン３５０の任意のものにおける最長の側方向寸法よりも長くないこと、また、任意の空間間の交差部分で連続的な直線寸法を含むものがないことを含む。
【００２５】
図７Ａに示すように、本体５１０を有するレティクル５００が図示されている。本体５１０は、切欠き５５０、５５１、５５２の列５７０が配置される面５２０を有している。これらの切欠きは、切欠きのピッチが側方向間隔以下であるような形態とされている。この形態のレティクルは、図６Ａのものと同様のフィルパターンの間隔を形成することになろう。典型的に、レティクル５００（又はマスク）は、半導体基板（図示せず）と光（図示せず）のような電磁放射線源との間に配置される。切欠き５５０、５５１、５５２は、光がレティクル５００上の別個の位置を貫通するのを許容し、これにより、フォトレジスト−被覆した基板上の相応する箇所を照射し、このことは、典型的に、溶剤の助けを借りて未露出のフォトレジストが除去される間、フォトレジストが硬化し且つ所要位置に止まるようにする。レティクル５００を使用し、又は異なる切欠き形態を有する別のレティクルを使用することは、トポグラフィック構造体を構築する後の段階で行うことができる。代表的な格子５８０は、切欠き５５０、５５１、５５２が確立された後に残り、また、相互に接続した一連の第一及び第二の組みの空間５８５から成るレティクル本体５１０の一部分であり、これらの空間５８５は、表面５２０のｘ−ｙ方向に伸びている。好ましくは、空間５８５は、側方向への幅が０．２５から０．５μｍの範囲にあるものとする。上述したように、相互に接続した一連の空間５８５の最長の直線寸法は、フィルパターンの切欠き５５０、５５１、５５２の任意のものにおける最長寸法よりも長くない。次に、図７Ｂを参照すると、図７Ａの切欠きパターンの変形例、及び複合的切欠き５５５、その水平方向、垂直方向及び平面状伸長部５６５、５６６、５６７をそれぞれ構成する個々の切欠き５６０、５６１、５６２が図示されている。
【００２６】
次に、図７Ｃ及び図７Ｄを参照すると、レティクルの切欠き形態の追加的な変形例が示されており、ここで、複合的切欠きパターン５７０（図７Ｃに図示）を構成する切欠きパターン５７１、５７２、５７３、５７４及び複合的パターン５８８（図７Ｄに図示）を構成する切欠きパターン５８１、５８２、５８３、５８４、５８６、５８７は、改変した矩形物及び関連する形状のものが示されている。同様に、図７Ｃの垂直及び平面状伸長部５７６、５７７、５７８及び図７Ｄの平面状伸長部５９６、５９７、５９８を構成することができる。
【００２７】
次に、図８を参照すると、フィルパターン３５０及び導電性リード線３０５、３０６、３０７間の均一な間隔を示す図は、均一な平坦化層３２０が形成される方法を示す。隣接するフィルパターン３５０と導電性のリード線３０５、３０６、３０７間又はその任意の組合体間の距離は、空間３８５を画成する。更に、基板３９２の上面間の空間３８５は、直立する側壁３５０Ｗ、３０５Ｗ、３０６Ｗ及び３０７Ｗと共に、谷３９５を画成する。フィルパターン３５０及び導電性リード線３０５、３０６、３０７の間隔が実質的に均一なとき、空間３８５の側方向寸法は、列の全体を亙って実質的に同一でなければならない。
【００２８】
次に、図９及び図１０を参照すると、コンピュータマザーボード６００（図９）及び典型的なコンピュータシステム７００の配列ブロック図が図示されている。図９において、マザーボード６００は、全体として平面状のボード６１０、マイクロプロセッサ用のマウント６２０、拡張スロット用のマウント６３０、メモリ用のマウント６４０、及びその他の構成要素との信号リンクを確立するためのコネクタのような、中央プロセッサ、コントロール部入力、出力及びメモリの各種の機能を接続する各種の構成要素を含む。図１０には、コンピュータシステムの主要な要素の基本的な相互接続が示してある。本明細書にて論じた構造体は、典型的に、マイクロプロセッサ７１０、メモリ７５０に関係し、また、ある程度、特に、チップ装置（図示せず）を含むことのできるコントローラに関係している。
【００２９】
本明細書にて論じた実施の形態及びシステムは、特定のフィルパターンに関するものであるが、同一の目的を実現するため、同様の単純な繰り返す配置を含めることも本明細書の範囲に属することである。このように、本発明を詳細に且つ、その実施の形態に関して説明したが、特許請求の範囲から逸脱せずに、改変例及び変更例が可能であることは明らかであろう。
【図面の簡単な説明】
【００３０】
【図１】１Ａは、従来技術によるフィルパターン無しの半導体デバイスの平面図である。
１Ｂは、従来技術によるフィルパターンを有する半導体デバイスの平面図である。
【図２】従来技術によるフィルパターンの頂面図である。
【図３】従来技術による１つの代替的なフィルパターンの頂面図である。
【図４】従来技術による更に別のフィルパターンの頂面図である
【図５】５Ａは、本発明の１つの実施の形態による単一のフィルパターンの頂面図である。５Ｂは、本発明の１つの実施の形態による１つの寸法にて重なり合う１対のフィルパターンの頂面図である。５Ｃは、本発明によるフィルパターンの単一の反覆列の頂面図である。５Ｄは、５Ｃの実施の形態の拡張部分の頂面図である。
【図６】６Ａは、全ての場合、ピッチがパターンの側方向間隔以下である、水平方向、垂直方向及び水平−垂直面内で伸びるフィルパターンの頂面図である。６Ｂは、全ての場合、ピッチがパターンの側方向間隔に等しい、水平方向、垂直方向及び水平−垂直面内で伸びるフィルパターンの頂面図である。６Ｃは、全ての場合、ピッチがパターンの側方向間隔以上である、水平方向、垂直方向及び水平−垂直面内で伸びるフィルパターンの頂面図である。
【図７】７Ａは、図６Ａに示した実施の形態の代表的な切欠きを備えるレティクルの頂面図である。７Ｂは、ピッチがパターンの側方向の間隔以下である、単一パターン、及びパターンの水平方向、垂直方向及び平面状拡張を示す、図７Ａに示した切欠きパターンの１つの変形例の頂面図である。７Ｃは、ピッチがパターンの側方向の間隔以下である、異なる幾何学的形状、パターンの水平方向、垂直方向及び平面状拡張部を示す、切欠きパターンの１つの変形例の頂面図である。７Ｄは、異なる幾何学的形状を使用する図７Ｃのパターンの１つの変形例の頂面図である。
【図８】本発明によるフィルパターンの平面図である。
【図９】本発明の１つの実施の形態による半導体デバイスを有するマザーボードの頂面図である。
【図１０】本発明の１つの実施の形態によるコンピュータシステムの各種の部品を示すブロック図である。

Claims

半導体ウェハを製造する方法において、
全体的に平坦な半導体ウェハ基板が実質的に直交する第一及び第二の面内寸法により画成されるように、該全体として平坦な半導体ウェハ基板を提供するステップと、
導電性リード線材料のトポグラフィック層が前記実質的に直交する第一及び第二の面内寸法の少なくとも一部分を占めるよう前記基板上に突出するように該トポグラフィック層を画成するステップと、
導電性リード線材料の少なくとも１つの前記トポグラフィック層を前記基板上に堆積させるステップと、
前記導電性リード線材料のトポグラフィック層又は前記複数のトポグラフィックフィルパターンの別のものの何れかに隣接して複数のトポグラフィックフィルパターンを堆積させ、その間に画成された空間が任意のその他の空間と実質的に等しい幅を有するようにするステップと、
前記空間の複数の交点によって画成された格子が、前記複数のトポグラフィックフィルパターンの任意の１つの最長の寸法よりも長い直線寸法を含まず、前記複数の交点の任意のものによって画成された交差部分が連続的な直線寸法を含まないように、前記複数のトポグラフィックフィルパターン及び前記導電性リード線材料の前記少なくとも１つのトポグラフィック層を配置するステップと、
平坦化層が少なくとも前記格子内に配置され且つ、前記少なくとも１つのトポグラフィック導電性リード線材料の層及び前記複数のトポグラフィックフィルパターンを側方向に取り巻くように、平坦化層を前記基板上に堆積させるステップとを備える、半導体ウェハを製造する方法。
前記平坦化層を堆積させるステップがスピン・オンガラス層を堆積させるステップを含む、請求項１に記載の方法。
前記平坦化層を堆積させるステップが、化学的気相成長法によりＴＥＯＳを直接施工するステップを含む、請求項１に記載の方法。
前記平坦化層を堆積させるステップが、前記導電性リード線材料のトポグラフィック層の最上面及び前記複数のトポグラフィックフィルパターンと実質的に同一面状に前記層の最上面を形成するようにした、請求項１に記載の方法。
前記複数のトポグラフィックフィルパターンの少なくとも１つ及びトポグラフィック層を備える列を画成し、前記複数のトポグラフィック層の任意のものの部分が、前記列の境界に張り出すことがないようにする追加的なステップを備える、請求項１に記載の方法。
前記列を画成する追加的なステップが、大部分、前記複数のトポグラフィックフィルパターンの前記直線状縁部により前記列の境界を画成するステップを更に含む、請求項５に記載の方法。
半導体デバイスにおいて、
基板と、
該基板上に堆積させた第一のトポグラフィックパターンと、
該基板上に堆積させた第二のトポグラフィックパターンとを備え、
該第一及び第二のトポグラフィックパターンが、作用可能なリード線及びダミーフィルをそれぞれ画成し、
前記基板上の列であって、第一及び第二のトポグラフィックパターンに外接する複数の谷を有する前記列を備え、該列が、
該列の周縁が前記複数のダミーフィルの直線状縁部、前記作用可能なリード線又はその双方の組合体により実質的に境が設定され、
前記複数のダミーフィルの任意のものの部分が前記周縁を超えて側方向に伸びることがないような、形態とされ、
前記列内に配置された格子を備え、
該格子を構成する前記複数谷の各々の最長の直線寸法が、前記ダミーフィルの任意のものの最長の側方向寸法よりも長くなく、
前記複数谷の任意の２つの間の交点により画成された交差部分が連続的な直線寸法を含まないようにし、
前記複数谷上に堆積させた実質的に平面状の絶縁性材料層を備え、
該平面状層が、その最上面が前記第一及び第二のトポグラフィックパターンの最上面と実質的に同一平面状であるようにするのに十分な厚さを有するようにした、半導体デバイス。
半導体デバイスにおいて、
複数のピーク及び谷を有する基板であって、
該複数のピークが、複数のトポグラフィックダミーパターンから隔てられた少なくとも１つのトポグラフィック導電線により画成され、前記複数の谷がピーク間空間により画成された前記基板と、
前記複数のピーク及び谷の少なくとも一部分により画成された反復列とを備え、
該列の周縁が、前記複数のトポグラフィックダミーパターンの直線状縁部により実質的に境が設定され、
前記列内の前記複数のトポグラフィックダミーパターンの任意のものの部分が、前記列の前記周縁を超えて側方向に伸びることがないようにし、
前記列内に配置された実質的に平面状の格子を備え、
該実質的に平面状の格子が、該実質的に平面状の格子内で互いに実質的に直交する方向に伸びる前記ピーク間空間により構成され、
該格子を構成する前記ピーク間空間の各々の最長の直線寸法が、前記ダミーパターンの任意のものの最長の側方向寸法よりも長くなく、
前記ピーク間空間の任意の２つの間の交点により画成された交差部分が、連続的な直線寸法を含まないようにし、
前記谷上に堆積させた実質的に平面状の絶縁性材料層を備え、
該平面状層が、その最上面が前記ピークの最上面と実質的に同一平面状であるように選ばれた厚さを有するようにした、半導体デバイス。
前記ピーク間空間の任意の１つの幅を画成する側方向寸法が、前記ピーク間空間の他の全ての幅と実質的に同一である、請求項８に記載の半導体デバイス。
前記絶縁性材料が酸化物系セラミックである、請求項９に記載の半導体デバイス。
半導体デバイスにおいて、
実質的に平面状基板と、
該実質的に平面状基板上に堆積させた導電性リード線を備え、最上面を含む複数の第一のトポグラフィック構造体と、
その上に最上面を有するフィルパターンを備える複数の第二のトポグラフィック構造体であって、
該複数の第二のトポグラフィック構造体の前記最上面が、前記複数の第一のトポグラフィック構造体の前記最上面と全体として同一平面状である前記複数の第二のトポグラフィック構造体と、
前記複数の第一及び第二のトポグラフィック構造体の少なくとも一部分を備える少なくとも１つの幾何学的に単純な列とを備え、
該少なくとも１つの幾何学的に単純な列の周縁が、前記複数の第二のトポグラフィック構造体の直線状縁部により実質的に境が設定され、
前記列内の前記複数の前記第二のトポグラフィック構造体の部分が、前記周縁を超えて伸びることがないようにし、
前記谷内に配置された格子付き谷であって、
第一及び第二のトポグラフィック構造体の隣接するものの間の相互に接続した一連の空間を備える前記格子付き谷を備え、
前記相互に接続した空間の各々の幅が実質的に等しく、
前記一連の空間の各々の最長の直線寸法が、前記第二のトポグラフィック構造体の任意のものの最長寸法よりも長くなく、
前記相互に接続した一連の空間の任意の２つの間の交点により画成された交差部分が連続的な直線寸法を含まないようにし、
平坦化層が、前記格子付き谷内に少なくとも配置され且つ、前記複数の第一及び第二のトポグラフィック構造体を側方向に取り巻くように、前記実質的に平坦な基板上に堆積させた平坦化層を備える、半導体デバイス。
メモリセルにおいて、
実質的に平面状の半導体基板と、
該半導体基板上に配置されたスイッチングデバイスと、
該スイッチングデバイスと電気的に連通した電荷保存デバイスと、
複数のトポグラフィック構造体とを備え、該複数のトポグラフィック構造体が、
前記半導体基板上に堆積させ且つ、前記スイッチングデバイスと電気的に連通した導電性リード線と、最上面とを有する少なくとも１つの第一のトポグラフィック構造体と、
その最上面を有する複数の第二のトポグラフィック構造体であって、
該第二のトポグラフィック構造体の前記最上面が、前記少なくとも１つの第一のトポグラフィック構造体の前記最上面と全体として同一平面状である前記複数の第二のトポグラフィック構造体とを有し、
前記複数の第一及び第二のトポグラフィック構造体の少なくとも一部分を備える少なくとも１つの幾何学的に単純な列を備え、
前記少なくとも１つの幾何学的に単純な列の周縁が、前記複数の第二のトポグラフィック構造体の直線状縁部により実質的に境が設定され、
前記列内の前記複数の第二のトポグラフィック構造体の部分が、前記周縁を超えて横方向に伸びることがないようにし、
前記列内に配置され且つ、隣接するトポグラフィック構造体の間に相互に接続した一連の空間を画成する格子付き谷を備え、
前記一連の空間の任意の１つのものの幅を画成する側方向距離が、前記格子付き谷内の前記一連の空間の別のものの幅に実質的に等しく、
前記一連の空間の各々の最長の直線寸法が、前記第二のトポグラフィック構造体の任意のものの最長寸法よりも長くなく、
前記相互に接続した一連の空間の任意の２つの間の交点により画成された交差部分が、連続的な直線寸法を含まないようにし、
平坦化層が、前記格子付き谷内に少なくとも配置され且つ、前記複数のトポグラフィック構造体を側方向に取り巻くように、前記基板上に堆積させた平坦化層を備える、メモリセル。
前記相互に接続した一連の空間の各々の前記幅が、０．２５から０．５μｍの範囲にある、請求項８に記載のメモリセル。
前記複数の第二のトポグラフィック構造体の配置が、第一の直交する面内寸法及び第二の直交する面内寸法を画成する、請求項１２に記載のメモリセル。
前記フィルパターンの少なくとも１つが、前記第一及び第二の面内寸法の少なくとも１つに沿って少なくとも１つの隣接するフィルパターンと重なり合うようにした、請求項１４に記載のメモリセル。
前記平坦化層がＴＥＯＳを備える、請求項１２に記載のメモリセル。
前記平坦化層がスピン・オンガラスを備える、請求項１２に記載のメモリセル。
前記フィルパターンがＴ字形の形状である、請求項１２に記載のメモリセル。
前記Ｔ字形のフィルパターンの間に配置された第二の組みの前記フィルパターンを更に備える、請求項１２に記載のメモリセル。
前記第二の組みの前記フィルパターンが四角形の形状である、請求項１２に記載のメモリセル。
前記フィルパターンが前記導電性リード線と同一の材料で出来ている、請求項１２に記載のメモリセル。
前記相互に接続した一連の第一の組の空間が、第一の直交する面内寸法に向けて伸びる一方、前記相互に接続した一連の第二の組の空間が、第二の直交する面内寸法に向けて伸びるようにした、請求項１２に記載のメモリセル。
メモリセルにおいて、
複数のピーク及び谷を有する基板であって、
該ピークが、複数のトポグラフィックダミーパターンから隔てられた少なくとも１つのトポグラフィック導電性線により画成され、前記谷が、前記ピークの間に形成されたピーク間空間により画成された前記基板と、
前記半導体基板上に配置されたスイッチングデバイスと、
該スイッチングデバイスと電気的に連通した電荷保存デバイスと、
前記複数のピーク及び谷の少なくとも一部分により画成された反復列とを備え、
該列の周縁が、前記複数のダミーパターンの直線状縁部により実質的に境が設定され、
前記列内の前記複数の前記ダミーパターンの任意のものの部分が、前記列の前記周縁を超えて側方向に伸びることがないようにし、
前記列内に配置された格子であって、
前記谷の各々の最長の直線寸法が、前記ダミーパターンの任意のものの最長の側方向寸法よりも長くなく、前記ピーク間空間の任意の２つの間の交点により画成された交差部分が、連続的な直線寸法を含まないように、前記ピーク間空間により画成された前記格子と、
前記谷上に堆積させた実質的に平面状の絶縁性材料層であって、
該実質的に平面状層の最上面が前記ピークの最上面と実質的に同一平面状であるように選ばれた厚さを有する前記実質的に平面状の絶縁性材料層とを備える、メモリセル。
メモリセルにおいて、
第一及び第二の直交する面内寸法を画成する実質的に平面状の半導体基板と、
前記半導体基板上に配置されたスイッチングデバイスと、
該スイッチングデバイスと電気的に連通した電荷保存デバイスと、
前記半導体基板上に配置され且つ、前記スイッチングデバイスと電気的に連通した導電性リード線と、最上面とを備える複数の第一のトポグラフィック構造体と、
その上に最上面を有する複数の第二のトポグラフィック構造体であって、
前記複数の第一のトポグラフィック構造体と同一の材料を有し且つ、第一及び第二の面内寸法を画成する前記複数の第二のトポグラフィック構造体とを備え、
前記フィルパターンの少なくとも１つが、前記第一及び第二の面内寸法の少なくとも１つに沿って少なくとも１つの隣接するフィルパターンと重なり合い、前記第二のトポグラフィック構造体の少なくとも一部分がＴ字形であり、
前記第二のトポグラフィック構造体の前記最上面が、前記複数の第一のトポグラフィック構造体の前記最上面と全体として同一平面状であるようにし、
前記半導体基板上に配置された前記複数の第一及び第二のトポグラフィック構造体の少なくとも一部分を備える少なくとも１つの幾何学的に単純な列を備え、
前記少なくとも１つの幾何学的に単純な列の周縁が、前記複数の第二のトポグラフィック構造体の直線状縁部により実質的に境が設定され、
前記列内の前記複数の第二のトポグラフィック構造体の部分が、前記周縁を超えて側方向に伸びることがないようにし、
前記谷内に配置された格子付き谷であって、
前記第一の直交する面内寸法にて伸びる相互に接続した一連の第一の組みの空間と、前記第二の直交する面内寸法にて伸びる前記相互に接続した一連の第二の組みの空間とを有する前記格子付き谷とを備え、
前記第一及び第二のトポグラフィック構造体の隣接するものの間の相互に接続した一連の前記第一及び第二の組みの空間が、０．２５から０．５μｍの範囲にて前記相互に接続した一連の空間の任意のものの幅を画成し、
前記相互に接続した一連の空間の各々の最長の直線寸法が、前記第二のトポグラフィック構造体の任意のものの最長寸法よりも長くなく、
前記相互に接続した一連の空間の任意の２つのものの間の交点により画成された交差部分が、連続的な直線寸法を含まないようにし、
ＴＥＯＳ平坦化層が、前記格子付き谷内に少なくとも配置され且つ、前記複数の第一及び第二のトポグラフィック構造体を側方向に取り巻くように前記基板上に堆積させたＴＥＯＳ平坦化層を備える、メモリセル。
メモリセルの製造に使用されるレティクルにおいて、
少なくとも１つの全体的に平面状面と、
該面における複数のリード線切欠きと、
前記面における複数のフィルパターン切欠きであって、
前記複数のリード線切欠きの間に介在され且つ、前記レティクルによりメモリセル上に形成された金属リード線と金属フィルパターンとの間の容量的連通を回避するのに十分な程度だけ前記複数のリード線切欠きの各々から隔てられた前記複数のフィルパターン切欠きとを備え、
前記複数のリード線のフィルパターン切欠きが、前記レティクルの表面内で１列に配置され、
前記列の周縁が直線状縁部により実質的に境が設定され、
前記列内の前記複数のフィルパターン切欠きの任意のものの部分が、前記周縁を超えて側方向に伸びることがないようにし、
前記面の少なくとも一部分により画成された格子であって、
前記複数のリード線の隣接する各々とフィルパターン切欠きとの間に相互に接続した一連の空間を有する前記格子を備え、
前記一連の空間の任意の１つのものの幅を画成する側方向寸法が、前記格子内の前記一連の空間の任意の他のものの幅と実質的に等しく、
前記一連の空間の各々の間の最長の直線寸法が、前記複数のフィルパターン切欠きの任意のものの最長寸法よりも長くなく、
前記相互に接続した一連の空間の任意の２つの間の交点により画成された交差部分が、連続的な直線寸法を含まないようにした、レティクル。
前記フィルパターン切欠きの少なくとも一部分がＴ字形の形状である、請求項２５に記載のレティクル。
前記複数のフィルパターン切欠きの少なくとも１つが、第一の面内寸法と、該第一の面内寸法に対し実質的に直交する第二の面内寸法とを更に画成し、
前記複数のフィルパターンの少なくとも１つが、前記第一及び第二の面内寸法の少なくとも一部に沿って少なくとも１つの隣接するフィルパターン切欠きと重なり合うようにした、請求項２５に記載のレティクル。
前記相互に接続した一連の切欠きの任意のものの幅を画成する側方向寸法が、その他の前記一連の空間の全ての間で実質的に等しい、請求項２５に記載のレティクル。
半導体の製造システムにおいて、
フォトレジストを半導体基板上に堆積させるフォトレジストの施工機構と、
前記フォトレジストの少なくとも一部分を照射する電磁放射線源と、
未露出のフォトレジストを洗い流す溶剤分与機構と、
少なくとも１つの絶縁性被覆層を選択的に除去するエッチング機構と、
前記第一及び第二の実質的に直交する寸法を占める全体として平面状本体を有するレティクルとを備え、該レティクルが、
前記複数の貫通する切欠きにより画成された前記全体として平面状本体の第一の部分を備え、前記切欠きが半導体上にトポグラフィックピークを画成し得るようにされ、
前記切欠きが、少なくとも１つのリード線と、互いに隔てられた複数のダミーパターンとを更に画成し得る形状とされ、
その残りの部分を有する全体として平面状の前記本体の第二の部分を備え、
前記残り部分により形成されたパターンが、前記第一及び第二の実質的に直交する寸法にて伸び、
該残りの部分が、前記半導体上に複数のピーク間谷を画成し得るようにされ、
前記複数の切欠きにより画成された幾何学的に単純な列を備え、
該列の周縁が、前記第一の部分の直線状縁部により実質的に境が設定され、
前記第一の部分内の前記複数の前記ダミーパターンの任意のものの部分が、前記列の前記周縁を超えて伸びることがないようにし、
前記第二の部分の少なくとも一部分により画成された格子を備え、
前記周縁により境が設定された前記第二の部分の部分における最長の直線寸法が、前記第一の部分の任意の部分の最長の直線寸法よりも長くなく、
前記第二の部分に形成された交差部分が、連続的な直線寸法を含むものがないようにした、半導体の製造システム。
マザーボード組立体において、
全体として平面状のボードと、
前記全体として平面状のボードに固定された、マイクロプロセッサ用のマウントと、
前記全体として平面状のボードに固定された、複数のメモリデバイス用のマウントと、
前記全体として平面状のボードに固定された、複数のコントローラ装置用のマウントと、
前記マザーボードと各種の入力デバイス、出力デバイス及びメモリデバイスとの間に電気的連通状態を提供する複数の相互接続デバイスと、
前記マイクロプロセッサ、メモリデバイス及びコントローラから成る群から選ばれ且つ、前記全体として平面状のボードに取り付けられた少なくとも１つの半導体デバイスとを備え、該半導体デバイスが、
複数のピーク及び谷を有する基板であって、
前記ピークが、少なくとも１つのトポグラフィックダミーパターンから隔てられた少なくとも１つのトポグラフィック導電性線により画成され、前記谷がピーク間空間により画成された前記基板と、
前記ピーク及び谷の少なくとも一部分の配置により画成された列であって、
該列の周縁が、ダミーパターンの直線状縁部により実質的に境が設定され、
前記列内の前記第二のトポグラフィック構造体の前記複数のもの部分が、前記周縁を超えて側方向に伸びることがないようにした、前記列と、
前記列内に配置された格子であって、
前記ピーク間空間の各々の最長寸法が、前記フィルパターンの任意のものの最長寸法よりも長くなく、前記ピーク間空間の任意の２つ間の交点により画成された交差部分が、連続的な直線寸法を含まないようにした前記格子と、
前記谷内に堆積された平面状層であって、該平面状層の最上面が、前記ピークの最上面と実質的に同一平面状となるような厚さを有する前記平面状層とを備える、マザーボード組立体。
メモリセルを内蔵するコンピュータシステムにおいて、
マイクロプロセッサと、
該マイクロプロセッサに電気的に結合された少なくとも１つの入力部と、
前記プロセッサに電気的に結合された大容量記憶装置と、
前記マイクロプロセッサに電気的に結合された出力部と、
前記マイクロプロセッサに電気的に結合された少なくとも１つのメモリデバイスであって、
前記マイクロプロセッサにより使用するコンピュータプログラムを保存し得るようにされた前記少なくとも１つのメモリデバイスとを備え、前記少なくとも１つのメモリデバイスが、
半導体基板と、
該半導体基板上に配置させたスイッチングデバイスと、
前記スイッチングデバイスと電気的に連通した電荷保存デバイスと、
前記半導体基板上に堆積され且つ、前記スイッチングデバイスと電気的に連通した導電性リード線を備え、また、最上面を有する複数の第一のトポグラフィック構造体と、
その最上面にフィルパターンを備える複数の第二のトポグラフィック構造体であって、
該第二のトポグラフィック構造体の該最上面が、前記複数の第一のトポグラフィック構造体の前記最上面と全体として同一平面状である前記第二のトポグラフィック構造体と、
前記複数の第一及び第二のトポグラフィック構造体の少なくとも一部分を備える少なくとも１つの幾何学的に単純な列とを備え、
前記列の周縁が、前記複数の第二のトポグラフィック構造体の直線状縁部により実質的に境が設定され、
前記列内の前記複数の前記第二のトポグラフィック構造体の任意のものの部分が、前記周縁を超えて側方向に伸びるものがないようにし、
相互に接続された一連の空間を有する格子付き谷であって、前記列内に配置され、前記相互に接続した一連の空間が、隣接する前記第一及び第二のトポグラフィック構造体の各々の間に配置された前記格子付き谷を備え、
前記一連の空間の任意のものの幅を画成する側方向距離が、前記格子付き谷内の前記一連の空間の任意のものの幅と実質的に等しく、
前記一連の空間の各々が、前記フィルパターンの任意のものの最長の寸法よりも長い直線寸法を含まないようにし、
前記一連の空間の任意の２つの間の交点により画成された交差部分が、連続的な直線寸法を含まないようにし、
前記基板の頂部に堆積させた平坦化層を備え、該平坦化層が前記格子付き谷内に少なくとも配置され且つ、前記複数の第一及び第二のトポグラフィック構造体を側方向に取り巻くようにした、メモリセルを内蔵するコンピュータシステム。
前記一連の空間の各々の前記幅が、０．２５から０．５μｍの範囲にある、請求項３１に記載のコンピュータシステム。
前記フィルパターンの各々の配置が、第一の直交する面内寸法と、第二の直交する面内寸法とを画成する、請求項３１に記載のコンピュータシステム。
前記フィルパターンが、前記第一及び第二の面内寸法の少なくとも１つに沿って少なくとも１つの隣接する前記フィルパターンと重なり合うようにした、請求項３３に記載のコンピュータシステム。
前記相互に接続した一連の第一の組の空間が、前記第一の面内寸法にて実質的に伸びる一方、前記相互に接続した一連の前記第二の組の空間が、前記実質的に第二の面内寸法にて伸びるようにした、請求項３３に記載のコンピュータシステム。
前記平坦化層がＴＥＯＳを備える、請求項３１に記載のコンピュータシステム。
前記平坦化層がスピン・オンガラスを備える、請求項３１に記載のコンピュータシステム。
前記フィルパターンの少なくとも一部分がＴ字形である、請求項３１に記載のコンピュータシステム。
前記フィルパターンが、前記導電性リード線と同一の材料で出来ている、請求項３１に記載のコンピュータシステム。
レティクルを製造する方法において、
複数のリード線切欠きをレティクル本体に形成するステップと、
前記複数のリード線パターンの間に介在され且つ、前記レティクルによってメモリセルに形成された金属リード線と金属フィルパターンとの間の容量的連通を回避するのに十分な程度だけ前記複数のリード線切欠きの各々から隔てられた複数のフィルパターン切欠きを形成し、前記複数のリード線及びフィルパターン切欠きが、前記レティクルの表面に１列に配置されるようにするステップとを備え、
前記列の周縁が直線状縁部により実質的に境が設定され、
前記列内の前記複数のフィルパターン切欠きの任意のものの部分が、前記周縁を超えて側方向に伸びるものがないようにし、
前記複数のリード線及びフィルパターン切欠きの各々の間に相互に接続された一連の空間を備え、前記一連の空間の任意のものの幅を画成する側方向寸法が、前記格子内の前記一連の空間の任意の他方のものの幅と実質的に等しい格子を形成するステップを備え、
前記一連の空間の各々の間の最長の直線寸法が、前記複数のフィルパターン切欠きの任意のものの最長寸法よりも長くなく、
前記相互に接続した一連の空間の任意の２つの間の交点により画成された交差部分が、連続的な直線寸法を含むことがないようにした、レティクルを製造する方法。
前記フィルパターン切欠きの少なくとも一部分がＴ字形である、請求項４０に記載の方法。
前記複数のフィルパターン切欠きの少なくとも１つが。少なくとも１つの隣接するフィルパターン切欠きと重なり合うようにした、請求項４０に記載の方法。