CN208570604U - 集成电路存储器及半导体集成电路器件 - Google Patents

Abstract

本实用新型提供了一种集成电路存储器及半导体集成电路器件。通过在位线组的外围上设置外围隔墙，从而有利于缓解位线组中位于边缘位置的位线产生图形变形的问题，并且还可使位线组中对应边缘位置和对应中间位置的电路排布密集程度相近甚至相同，从而确保所形成的位线组中其各个位线的形貌均匀性。

Description

集成电路存储器及半导体集成电路器件

技术领域

本实用新型涉及半导体集成电路技术领域，特别涉及一种集成电路存储器及半导体集成电路器件。

背景技术

集成电路存储器通常具有存储单元阵列，所述存储单元阵列中包括多个呈阵列式排布的存储单元。以及，所述集成电路存储器还具有多条字线和多条位线，每一字线和每一位线分别与相应的存储单元电性连接，从而实现各个存储单元的存储功能。

图1为现有的一种集成电路存储器的结构示意图，如图1所示，集成电路存储器包括：

多个有源区10，多个所述有源区10呈阵列式排布，多个所述有源区用于形成多个存储单元；

一字线组20，所述字线组20包括多条沿着第一方向(X方向)依次排布的字线21，每一所述字线21在第二方向(Y方向)上延伸并与相应的所述有源区10相交；以及，

一位线组30，所述位线组30包括多条沿着第二方向(Y方向)依次排布的位线31/31’，每一所述位线31在第一方向(X方向)上延伸并与相应的所述有源区10相交。

在形成图1所示的集成电路存储器时，其制备过程通常为：首先，提供一衬底，并在所述衬底中定义出多个有源区；接着，形成字线组在所述衬底中；接着，形成位线组在所述衬底上。其中，所述位线组的形成方法例如为：首先沉积一位线材料层在衬底上；接着，形成一掩膜层在所述位线材料层上，所述掩膜层定义出位线组中多条位线的图形；接着，以掩膜层为掩膜刻蚀所述位线材料层，以形成所述位线组。

然而，继续参考图1所示，在形成如上所述的集成电路存储器时，其所形成的位线组30中对应在边缘位置上的位线31’，其图形形貌极易发生变形，从而会对位线的性能造成不利影响，导致最终所形成的集成电路存储器其稳定性较差。

实用新型内容

本实用新型的目的在于提供一种集成电路存储器，以解决现有的集成电路存储器其位线组中位于边缘位置上的位线常常出现图形变形的问题。

为解决上述技术问题，本实用新型提供一种集成电路存储器，包括：

一衬底，所述衬底中具有多个呈阵列式排布的有源区；

一字线组，形成在所述衬底中，所述字线组包括多条沿着第一方向依次排布的字线，每一所述字线在第二方向上延伸并与相应的所述有源区连接；

一位线组，形成在所述衬底上，所述位线组包括多条沿着第二方向依次排布的位线，每一所述位线在第一方向上延伸并与相应的所述有源区连接；以及，

一外围隔墙，形成在所述衬底上并设置在所述位线组的外围，并且所述外围隔墙和所述位线组位于同一结构层中。

可选的，相邻的所述位线之间具有第一间隔尺寸，所述外围隔墙与最接近的位线之间具有第二间隔尺寸，所述第二间隔尺寸与所述第一间隔尺寸的绝对差值小于等于所述位线的宽度值。

可选的，所述位线隔墙包括第一隔墙部，所述第一隔墙部沿着所述第一方向延伸，并设置在对应边缘位置的位线远离位线组中心的外侧。

可选的，所述外围隔墙还包括第二隔墙部，所述第二隔墙部沿着所述第二方向延伸，并设置在所述位线组靠近各个位线端部的外侧。

可选的，所述第一隔墙部和所述第二隔墙部的端部相互连接，以使所构成的外围隔墙配置为环形结构，并环绕在所述位线组的外周围上。

可选的，所述外围隔墙的宽度尺寸大于所述位线的宽度尺寸。

可选的，所述外围隔墙的长度尺寸大于所述位线的长度尺寸。

可选的，所述集成电路存储器还包括：多个位线接触垫，形成在所述衬底上，一个所述位线接触垫与一条所述位线的端部连接。

可选的，所述位线沿其延伸方向具有两个相对的第一端部和第二端部，相邻的两条所述位线中，对应的两个位线接触垫分别形成在两条位线的第一端部和第二端部上。

可选的，所述衬底中定义有一器件区和一周边区，所述周边区位于所述器件区的外围，多个所述有源区、所述字线组、所述位线组和所述外围隔墙均设置在所述衬底的所述器件区中；其中，在所述第二方向上，最边缘的有源区至所述器件区的边界之间具有一位线侧留白区，所述位线侧留白区在所述第二方向上的宽度尺寸大于相邻的所述位线之间的宽度尺寸，所述外围隔墙部分填充所述位线侧留白区。

可选的，所述集成电路存储器还包括：多个周边电路，形成在所述衬底的所述周边区中，并且所述周边电路具有一栅极结构，所述栅极结构和所述位线接触垫在同一结构层中。

本实用新型的又一目的在于提供一种半导体集成电路器件，包括：

一衬底，所述衬底中具有多个呈阵列式排布的有源区；

一传导线组，形成在所述衬底上，所述传导线组包括多条沿着第二方向依次排布的传导线，每一所述传导线在第一方向上延伸并与相应的所述有源区连接；以及，

一外围隔墙，形成在所述衬底上并设置在所述传导线组的外围，并且所述外围隔墙和所述传导线组位于同一结构层中。

在本实用新型提供的集成电路存储器中，通过在位线组的同一结构层中并位于位线组的外围区域中设置的外围隔墙，从而可使所形成的位线组中位于边缘位置的位线具备较好的形貌，而不会出现刻蚀缺口或变形等缺陷。具体的说，在本实用新型提供的存储器的制备过程中，由于需形成外围隔墙并设置在位线组的外围，从而可避免位线组中位于边缘位置上的位线受到较大的刻蚀攻击的问题。并且，还可均衡位线组中对应中间区域和对应边缘区域的电路排布密集程度，提高所形成的位线组中各个位线之间的形貌均匀性。

附图说明

图1为现有的一种集成电路存储器的结构的示意图；

图2为本实用新型实施例一中的集成电路存储器的结构示意图；

图3为本实用新型实施例一中的集成电路存储器其位线组和字线组的结构示意图；

图4为本实用新型实施例二中的集成电路存储器的结构示意图；

图5为本实用新型实施例三中的集成电路存储器的形成方法的流程示意图；

图6a～图10a为本实用新型实施例三中的集成电路存储器的形成方法在其制备过程中的俯视图；

图6b～图10b分别为图6a～图10a所示的本实用新型实施例三中的集成电路存储器的形成方法在其制备过程中沿着aa’和bb’方向的剖面示意图；

图11～图13为本实用新型实施例四中的集成电路存储器的形成方法其制备过程中的俯视图；

图14～图16为本实用新型实施例五中的集成电路存储器的形成方法其制备过程中的俯视图。

其中，附图标记如下：

10-有源区；

20-字线组； 21-字线；

30-位线组； 31-位线；

31’-位线组中对应在边缘位置上的位线；

32-位线接触垫；

100-衬底；

110-有源区； 120-隔离结构；

200-字线组；

210-字线； 220-隔离层；

300-位线组；

310-位线； 320-位线接触垫；

400-外围隔墙；

410-第一隔墙部； 420-第二隔墙部

500-周边电路；

600-传导材料层

610-功函数调整层； 620-导电材料层；

630-绝缘材料层； 640-侧墙；

650-绝缘填充层；

710/710’-第一掩膜层；

711/711’-周边电路图形； 712-位线接触垫图形；

720/720’-第二掩膜层；

721/721’-位线图形； 722-外围隔墙图形；

722’-第一隔墙部图形； 723’-第二隔墙部图形

AA-器件区； BB-周边区；

CC-1-第一留白区； CC-2-第二留白区；

D1-第一间隔尺寸； D2-第二间隔尺寸。

具体实施方式

如背景技术所述，基于现有的集成电路存储器的结构，所形成的存储器其位线组中位于边缘位置上的位线容易出现变形的问题，从而会对集成电路存储器的性能造成不利影响。

本实用新型的发明人经过研究发现，造成位线组中位于边缘位置上的位线出现变形的主要原因在于，在形成所述位线组时，由于位线组的边缘存在较大的留白区域，从而导致位于边缘位置上的位线更容易受到较大的刻蚀剂的攻击，进而使边缘位置上的位线极易出现其图形变形的问题。

基于此，本实用新型提供了一种集成电路存储器，包括

一衬底，所述衬底中具有多个呈阵列式排布的有源区；

一字线组，形成在所述衬底中，所述字线组包括多条沿着第一方向依次排布的字线，每一所述字线在第二方向上延伸并与相应的所述有源区连接；

一位线组，形成在所述衬底上，所述位线组包括多条沿着第二方向依次排布的位线，每一所述位线在第一方向上延伸并与相应的所述有源区连接；以及，

一外围隔墙，形成在所述衬底上并设置在所述位线组的外围，并且所述外围隔墙和所述位线组位于同一结构层中。

本实用新型提供的集成电路存储器中，由于在位线组的外围上设置有外围隔墙，并且外围隔墙和位线组在同一结构层中，因此在制备位线组时，可利用外围隔墙平衡位线组中对应中间区域和对应边缘区域的电路排布密集程度，使所形成的各个位线受到均匀的刻蚀强度，从而形成形貌相近且均匀的位线。

以下结合附图和具体实施例对本实用新型提出的集成电路存储器、半导体集成电路器件作进一步详细说明。根据下面说明，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

图2为本实用新型实施例一中的集成电路存储器的结构示意图，图3为本实用新型实施例一中的集成电路存储器其位线组和字线组的结构示意图。结合图2和图3所示，所述集成电路存储器包括：

一衬底100，所述衬底100中具有多个呈阵列式排布的有源区110，所述有源区110用于构成存储单元；

一字线组200，形成在所述衬底100中，所述字线组200包括多条沿着第一方向(X方向)依次排布的字线210，每一所述字线210在第二方向(Y方向)上延伸并与相应的所述有源区110连接；

一位线组300，形成在所述衬底100上，所述位线组300包括多条沿着第二方向(Y方向)依次排布的位线310，每一所述位线310在第一方向(X方向)上延伸并与相应的所述有源区110连接；

一外围隔墙400，形成在所述衬底上并设置在所述位线组300的外围，并且所述外围隔墙400和所述位线组300位于同一结构层中。

通过设置外围隔墙400以围绕位线组300，从而避免位线组300中位于边缘位置上的位线310暴露在空旷的留白区域中。如此一来，在形成所述集成电路存储器时，尤其是制备位线组的过程中，能够有效改善对应在边缘位置上的位线受到较大的刻蚀攻击的问题，进而确保所形成的位线组中位于边缘位置上的位线具备较大的形貌。或者，也可以理解为，通过设置外围隔墙400，以增加位线组300中对应在边缘位置上的位线的排布密集程度，使位线组300中位于边缘位置的位线其电路排布密集程度，能够接近于位线组中位于中间区域的位线的电路排布密集程度。由于电路排布密集程度均匀，相应的可提高后续的刻蚀均匀性，进而即可使所形成的位线组中位于边缘位置的位线和位于中间区域的位线其形貌和尺寸均匀。

重点参考图3所示，相邻的所述位线310之间具有第一间隔尺寸D1，所述外围隔墙400与最接近的位线310之间具有第二间隔尺寸D2，所述第二间隔尺寸D2与所述第一间隔尺寸D1的绝对差值小于等于所述位线的宽度值。即，所述位线组300中位于边缘位置上的位线与外围隔墙400之间的第二间隔尺寸D2，与所述位线组中相邻位线之间的第一间隔尺寸D1相近甚至相等，从而可使所述位线组300中位于边缘位置上的位线所对应的电路排布密集程度与位线组中位于中间区域上的位线所对应的电路排布密集程度相近或相同，有利于为后续制备位线组时进一步提高各个位线之间的形貌均匀性。

继续参考图2所示，在所述衬底100中定义有一器件区AA和一周边区BB，所述周边区BB位于所述器件区AA的外围。其中，多个所述有源区110、所述字线组200、所述位线组300和外围隔墙400均设置在所述衬底的所述器件区AA中。可以理解为，所述器件区AA即为用于形成存储单元的区域。

进一步的，由多个所述有源区110构成的有源区阵列可以与所述器件区AA中心重合，并且所述器件区AA的面积大于所述有源区阵列的面积，从而使所述有源区阵列能够完全容纳在所述器件区AA中。即，在器件区AA的区域范围内并位于所述有源区阵列的外围具有一位线侧留白区。

具体参考图2所示，在第一方向(X方向)上，从最边缘的有源区110至所述器件区AA的边界之间具有位线侧留白区(即，第一留白区CC-1)可以认为，所述第一留白区CC-1延伸在所述有源区阵列于第一方向的侧边上；以及，在第二方向(Y方向)上，从最边缘的有源区110至所述器件区AA的边界之间也具有位线侧留白区(即，第二留白区CC-2)可以认为，所述第二留白区CC-2延伸在所述有源区阵列于第二方向上的侧边上。其中，所述第一留白区CC-1和所述第二留白区CC-2均具有较大的宽度尺寸，例如所述第一留白区CC-1在第一方向上的宽度尺寸大于相邻位线之间的宽度尺寸，以及所述第二留白区CC-2在第二方向上的宽度尺寸大于相邻位线之间的宽度尺寸。

需要说明的是，图2中仅为示意性的示出了部分器件区的结构示意图，应当认识到，其器件区还可以沿着X方向往面对图面的右方向进一步延展，以及器件区还可以沿着Y方向往面对图面向上进一步延展。

可选的方案中，所述字线组200中其字线210沿着第二方向(Y方向)延伸，并可进一步延伸至所述器件区AA的边界。即，所述字线120与相应的有源区110连接，并横穿所述有源区阵列以进一步延伸至有源区阵列外围的第二空白区域CC-2中。以及，所述位线组300中的位线310沿着第一方向(X方向)延伸并与相应的有源区110连接。如上所述，在有源区阵列的外围具有延伸在第二方向上的第二留白区CC-2，通常而言在所述第二留白区CC-2中不存在有源区，进而也不会额外设置位线。基于此，所述位线组300中位于边缘位置上的位线310即暴露在所述第二留白区CC-2中。

如背景技术所述并结合图1所示，传统的集成电路存储器中，在位线组30的外围未设置有外围隔墙，从而使位线组30中位于边缘位置上的位线31其一侧边即直接暴露在空旷的留白区域中，并进一步导致位线组30中位于边缘位置的位线所对应的电路排布密集程度，与位线组中位于中间区域的位线所对应的电路排布密集程度具有较大差异，因此在制备位线组的过程中，极易导致位线组中位于边缘位置上的位线其图形不规则的问题。

然而，本实施例中，在位线组300的外围上设置有外围隔墙400，以避免位线组300中位于边缘位置上的位线310直接暴露在空旷的第二留白区CC-2中。其中，所述外围隔墙400可以理解为是部分填充所述第二留白区CC-2，以增加第二留白区CC-2的电路排布密集程度，避免对应位线组的电路排布密集程度与对应第二留白区的电路排布密集程度的差异过大。

其中，所述外围隔墙400的宽度尺寸可以根据实际状况进行调整。例如，本实施例中第二留白区CC-2的宽度尺寸远大于相邻位线之间的第一间隔尺寸D1，此时可相应增加外围隔墙400的宽度尺寸，以使最边缘的位线310与外围隔墙400之间的第二间隔尺寸D2能够接近所述第一间隔尺寸D1。本实施例中，所述外围隔墙400的宽度尺寸大于所述位线310的宽度尺寸。以及，所述外围隔墙400的长度尺寸也可进一步大于位线310的长度尺寸，并可使所述外围隔墙400在其延伸方向上的两个端部分别相对于所述位线的两个端部进一步延伸出，从而可使所述位线组300在面对第二留白区CC-2的侧边上均正对有所述外围隔墙400。

进一步的，所述外围隔墙400包括第一隔墙部，所述第一隔墙部沿着所述第一方向(X方向)延伸，并设置在对应边缘位置的位线远离位线组中心的外侧(即，外围隔墙400的第一隔墙部设置在所述位线组120沿着X方向的两侧)。本实施例中，所述外围隔墙400仅包括所述第一隔墙部，因此所述外围隔墙400可以为条状结构并平行于所述位线310。以及，基于本实施例中各个位线依次顺序排布，所述外围隔墙400可进一步设置在最顶部位线和最底部位线的外侧，并顺应各个位线的排布顺序。

继续参考图2和图3所示，所述集成电路存储器还包括：多个位线接触垫320，形成在所述衬底100上，一个所述位线接触垫320与一条所述位线310的端部连接，用于实现各个位线310的引出。需要说明的是，所述位线接触垫320可以设置在器件区AA中，也可以设置在周边区BB中，只要位线接触垫320能够与相应的位线310连接即可，本实施例中，所述位线接触垫320设置在器件区AA中。

其中，所述位线310沿其延伸方向具有两个相对的第一端部和第二端部。优选的方案，在相邻的两条所述位线310中，对应的两个位线接触垫320分别形成在两条位线的第一端部和第二端部上。即，其中一条位线的位线接触垫320形成在与其对应的位线的第一端部上，另一条位线的位线接触垫320形成在与其对应的位线的第二端部上，以使相邻的两条位线上的两个位线接触垫320相互错开。如此一来，即能够增加每一位线接触垫320的面积。尤其是，随着半导体器件尺寸的不断缩减，以及集成电路的排布密集程度的不断提升，在利用光刻工艺直接定义出微小尺寸的位线接触垫，其难度也更大。并且，受到极限光刻工艺窗口的限制，也极易导致相邻位线接触垫之间发生短路的风险。

具体的，集成电路存储器中其位线组300中的多条位线310例如可利用间距倍增工艺(Pitch Doubling)形成，如此，即可使所形成的多条位线310中，相邻位线310之间的间距尺寸大大小于光刻极限间距尺寸，以及位线310的宽度尺寸也可小于光刻极限宽度尺寸，进而有利于实现集成电路存储器其尺寸的缩减，以及集成电路存储器中的存储单元的排布密集程度。

参考图1所示，传统的集成电路存储器中其位线接触垫32通常是设置在各个位线31的同一端部上。可见，针对采用间距倍增工艺形成的位线组30而言，由于每一位线的宽度尺寸的缩减，以及相邻位线之间仅预留较小的间距尺寸，因此，在通过光刻工艺定义出与位线对应连接的位线接触垫时，需需确保每一位线接触垫32的尺寸足够小，以及需要避免相邻的位线接触垫32短路，然而这将会对现有的光刻工艺造成极大的挑战。

然而参考图2所示，本实施例中，将多个位线接触垫320交错设置，从而可增加每一位线接触垫320的面积，并且能够增加最接近的两个位线接触垫320之间的间距，因此在制备位线接触垫320时，能够增加光刻工艺窗口，以降低位线接触垫320的制备难度，有效改善了相邻位线接触垫320之间容易发生短路的问题。可见，针对采用间距倍增工艺形成的位线组300而言，本实施例中所提供的交错排布的位线接触垫320，其优点更为明显，改善效果更为突出。

此外，继续参考图2所示，所述集成电路存储器还包括多个周边电路500，多个所述周边电路500形成在所述衬底的所述周边区BB中。其中，所述周边电路500例如包括晶体管，并进一步具有一栅极结构。优选的方案中，所述栅极结构与所述位线接触垫320在同一结构层中，以及所述栅极结构和所述位线接触垫320可以在同一制程中同时形成，更进一步的，所述周边电路500和所述位线接触垫320能够利用同一传导材料层形成。

实施例二

与实施例一的区别在于，本实施例中的外围隔墙包括第一隔墙部和第二隔墙部，以利用所述第一隔墙部和所述第二隔墙部环绕所述位线组的外周围。

图4为本实用新型实施例二中的集成电路存储器的结构示意图，如图4所述，所述外围隔墙包括第一隔墙部410和第二隔墙部420。其中，所述第一隔墙部410沿着所述第一方向(X方向)延伸，并设置在对应边缘位置的位线310远离位线组中心的外侧；所述第二隔墙部420沿着所述第二方向(Y方向)延伸，并设置在所述位线组300靠近各个位线端部的外侧。即，本实施例中，第一隔墙部410设置在第二留白区CC-2中，第二隔墙部420设置在第一留白区CC-1中。

其中，所述第一隔墙部410和所述第二隔墙部420的端部还可进一步相互连接，从而使由第一隔离部410和第二隔墙部420构成的外围隔墙能够沿着位线组300的外周围环绕所述位线组300。由于在位线组300的四周均环绕有所述外围隔墙，从而可利用所述外围隔墙保护被环绕的位线组300，不仅能够避免位线组300中位于边缘位置的位线310出现大量缺口而产生图形不规则的问题，并且还可以避免位线组300中各个位线的端部也具备较好的形貌。

进一步的，本实施例中，与各个位线310的端部连接的位线接触垫(图中未示出)，其可均设置在位线的同一端部上(即，各个位线所对应的各个位线接触垫可均设置在位线的第一端部上，或均设置在位线的第二端部上)。当然，所述位线接触垫也可例如实施例一所示的，交错的设置在对应位线的第一端部和第二端部上。

本实施例中，由于外围隔墙的第一隔墙部410和第二隔墙部420相互连接，从而使所构成的外围隔墙配置为环形结构，并可环绕在所述位线组300的外周围上。进一步的，所述外围隔墙还进一步环绕所述位线接触垫在其环形结构的内部中。

继续参考图4所示，所述存储器还包括多个周边电路500。本实施例中，所述周边电路500形成在所述外围隔墙的环形结构的外周围上，以及所述周边电路500、所述位线接触垫320、所述外围隔墙和所述位线310均设置在同一结构层中。

实施例三

本实施例中通过对集成电路存储器的形成方法对本实用新型提供的集成电路存储器进一步详细说明。图5为本实用新型实施例三中的集成电路存储器的形成方法的流程示意图，如图5所述的，所述集成电路存储器的形成方法包括：

步骤S100，提供一衬底，所述衬底中具有多个呈阵列式排布的有源区；

步骤S200，形成一字线组在所述衬底中，所述字线组包括多条沿着第一方向依次排布的字线，每一所述字线在第二方向上延伸并与相应的所述有源区连接；

步骤S300，形成一位线组和一外围隔墙在所述衬底上，所述位线组包括多条沿着第二方向依次排布的位线，每一所述位线与相应的所述有源区连接并在第一方向上延伸，所述外围隔墙形成在所述位线组的外围并与所述位线组位于同一结构层中。

图6a～图10a为本实用新型实施例三中的集成电路存储器的形成方法在其制备过程中的俯视图，图6b～图10b分别为图6a～图10a所示的本实用新型实施例三中的集成电路存储器的形成方法在其制备过程中沿着aa’和bb’方向的剖面示意图。以下结合附图对本实施例中的形成方法其各个步骤进行详细说明。

在步骤S100中，具体参考图6a和图6b所示，提供一衬底100，所述衬底100中具有多个呈阵列式排布的有源区110，多个有源区110构成有源区阵列。

如图6a所示，在所述衬底100中定义有一器件区AA和一周边区BB，所述周边区BB位于所述器件区AA的外围，多个所述有源区110即形成在所述衬底100的所述器件区AA中。以及，在第一方向(X方向)上，从最边缘的有源区110至所述器件区AA的边界之间具有位线侧留白区(即，第一留白区CC-1)；在第二方向(Y方向)上，从最边缘的有源区110至所述器件区AA的边界之间也具有位线侧留白区(即，第二留白区CC-2)。

继续结合图6a和图6b所示，在所述衬底100中还形成有隔离结构120，所述隔离结构120用于隔离相邻的有源区110，以及隔离器件区AA和周边区BB等。

在步骤S200中，继续参考图6a和图6b所示，形成一字线组在所述衬底100中，所述字线组包括多条沿着第一方向(X方向)依次排布的字线210，每一所述字线210在第二方向(Y方向)上延伸并与相应的所述有源区110连接。本实施例中，所述字线组中的字线210为掩埋字线，掩埋在所述衬底100中。

进一步的，在形成所述字线210之后，还包括形成一隔离层220在所述字线210上，以对所述字线210进行隔离，避免与后续形成的位线短路的问题。本实施例中，所述隔离层220覆盖所述字线210并进一步覆盖所述衬底100的表面。

需要说明的是，图6a中仅示意性的示出了形成字线之后的结构示意图，为了使附图能够更为清晰的反映出字线组的结构，其中省略了以上所述隔离层。

在步骤S300中，具体参考图7a～图10a和图7b～10b所示，形成一位线组和一外围隔墙400在所述衬底100上，所述位线组包括多条沿着第二方向(Y方向)依次排布的位线310，每一所述位线310与相应的所述有源区110连接并在第一方向(X方向)上延伸，所述外围隔墙400形成在所述位线组的外围并与所述位线组位于同一结构层中。

本实施例中，所述外围隔墙400与所述位线组的位线310位于同一结构层中，并且两者可以在同一工艺步骤中形成。具体的说，可利用同一掩膜层同时定义出位线组的图形和外围隔墙的图形在同一传导材料层上，并通过对同一传导材料层进行刻蚀，以利用同一所述传导材料层同时形成位线310和外围隔墙400。即，可以理解为，通过利用外围隔墙400构成模拟位线，以平衡位线组中对应边缘区域和对应中间区域的位线的电路排布密集程度，从而在刻蚀同一传导材料层时，能够缓解刻蚀剂在致密区域和至疏区域的刻蚀差异，提高对传导材料层的刻蚀均匀性，使最终所形成的位线组中各个位线310的形貌完整。

接着参考图10a所示，集成电路存储器的形成方法还包括：形成多个位线接触垫320在所述衬底100上，一个所述位线接触垫320与一条所述位线310的端部连接，以用于引出所述位线310。此外，最终所形成的集成电路存储器还包括多个周边电路500，所述周边电路500形成在所述衬底100上，并位于所述周边区BB中。其中，所述周边电路500例如为晶体管并具有一栅极结构。

优选的方案中，所述周边电路500的所述栅极结构可以和所述位线接触垫320位于同一结构层中，并可在同一工艺步骤中形成。例如，可利用同一掩膜层同时定义出所述周边电路的图形和所述位线接触垫的图形在同一薄膜材料层上，并执行刻蚀工艺刻蚀所述薄膜材料层，以同时形成所述周边电路500和所述位线接触垫320。

本实施例中，所述位线组、所述外围隔墙400、所述位线接触垫320和所述周边电路500，可采用同一传导材料层形成。即，利用同一传导材料层形成所述位线组、所述外围隔墙400、所述位线接触垫320和所述周边电路500，从而可使所述位线组、所述外围隔墙400、所述位线接触垫320和所述周边电路500位于同一结构层中。以下结合附图对本实施例中，所述位线组、所述外围隔墙400、所述位线接触垫和所述周边电路的形成方法进行详细说明。

第一步骤，具体参考图7b所示，沉积一传导材料层600在所述衬底100上，所述传导材料层600覆盖所述器件区AA和所述周边区BB。本实施例中，在所述衬底100上还形成有隔离层220，因此所述传导材料层600相应的形成在所述隔离层220上。

其中，所述传导材料层600可进一步包括一功函数调整层610、导电材料层620和绝缘材料层630。所述功函数调整层610、导电材料层620和绝缘材料层630依次形成在所述衬底100上，并位于所述隔离层220上。

第二步骤，继续参考图7a和图7b所示，形成第一掩膜层710在所述传导材料层600上，所述第一掩膜层710定义出多个周边电路图形711和多个位线接触垫图形712，并且所述第一掩膜层710遮盖所述传导材料层中对应所述有源区阵列的部分，并进一步延伸遮盖所述第二留白区CC-2。

即，在该步骤中，利用第一掩膜层710同时定义出后续需形成的周边电路和位线接触垫的图形，并同时遮盖有源区阵列，从而可确保有源区阵列上的传导材料层600能够被保留，以用于在后续的工艺步骤中形成位线组中的位线。此外，后续所形成的位线接触垫与后续所形成的位线连接，因此，第一掩膜层710中的位线接触垫图形712与第一掩膜层710中遮盖有源区阵列的部分相互连接。以及，利用第一掩膜层710还进一步使第二留白区CC-2中的传导材料层被保留，以用于在后续的工艺中形成外围隔墙。

需要说明的是，为能够清楚的示意出第一掩膜层710与有源区阵列和第二留白区CC-2之间的遮盖状况，图7a中省略了隔离层和传导材料层的结构。然而应当认识到，在实际的制备过程中，第一掩膜层710下方是形成有出传导材料层600的。

第三步骤，具体参考图8a和图8b所示，以所述第一掩膜层710为掩膜刻蚀所述传导材料层600，以形成所述周边电路500和所述位线接触垫320在所述传导材料层600中，并且所述传导材料层600中对应所述有源区阵列和所述第二留白区CC-2的部分被保留。

即，此时所形成的位线接触垫320与被保留的传导材料层600连接，以使后续形成的位线能够与位线接触垫320对应连接。

可选的，在对所述传导材料层600进行刻蚀之后，还进一步包括形成一侧墙640在刻蚀后的传导材料层600的侧壁上，以避免所述传导材料层600中的导电材料层620的侧壁暴露出。

第四步骤，具体参考图9a和图9b所示，形成第二掩膜层720在所述传导材料层600上，所述第二掩膜层720定义出多条位线图形721在所述有源区阵列上，以及定义出外围隔墙图形722在所述第二留白区CC-2中，并且，所述第二掩膜层720遮盖所述周边电路500和所述位线接触垫320。

优选的方案中，在形成第二掩膜层720之前，还包括：形成一绝缘填充层650在刻蚀后的所述传导材料层600中。

具体的说，在刻蚀所述传导材料层600以形成周边电路500和位线接触垫320之后，位于所述周边电路500和位线接触垫320外周围上的传导材料层600则相应的被去除，因此可以理解为，在周边电路500、位线接触垫320和剩余的传导材料层600(例如，位于有源区阵列中被保留的传导材料层)之间，即界定出多个凹槽，从而使整个衬底结构的表面表现为不平整的表面。

本实施例中，将绝缘填充层650填充在凹槽中，从而使整个衬底结构的表面表现为平坦的表面。如此，即有利于提高后续工艺的制备精度。例如，在形成图形化的第二掩膜层720时，即能够提高第二掩膜层720中所形成的位线图形721和外围隔墙图形722的精度。

继续参考图9a所示，所述第二掩膜层720的所述位线图形721沿着第一方向(X方向)延伸，并延伸至所述位线接触垫320，从而使所形成的位线能够与对应的位线接触垫320连接。

本实施例中，形成有位线接触垫320的传导材料层600中，多个位线接触垫320均连接至对应有源区阵列的传导材料层上，即相邻的位线接触垫320此时仍然通过传导材料层相互连接。基于此，在优选的方案中，所述位线图形721还进一步延伸至所述位线接触垫320的内部区域中，从而使位于相邻的位线接触垫320之间且非对应位线的传导材料层能够被暴露出(即，使相邻位线接触垫320之间相互连接的传导材料层能够通过相邻的位线图形之间的空隙暴露出)，进而通过后续的刻蚀工艺，即能够确保各个位线接触垫320之间相互隔断。

可以理解为，本实施例中，所述第二掩膜层720的位线图形721的长度尺寸大于有源区阵列的在对应方向上的长度尺寸，从而使位线图形721能够从有源区阵列延伸至位线接触垫320的内部区域中。应当认识到，基于第二掩膜层720中位线图形721具备较大的长度尺寸(相应的，相邻位线图形之间的间隙也具备较长的长度尺寸)，从而在利用光刻工艺形成图形化的第二掩膜层720时，即使存在光刻对准偏差，仍能够保证相邻的位线接触垫320之间相互连接传导材料层能够从相邻位线图形721的空隙中暴露出。

当然，也可以理解为，在定义位线接触垫320时，使所形成的位线接触垫320延伸至有源区阵列。即：首先，定义出较大尺寸且延伸至有源区阵列上的位线接触垫320；接着，通过第二掩膜层720暴露出位线接触垫320的部分延伸部，以确保相邻位线接触垫之间相互隔断。

第五步骤，具体参考图10a和图10b所示，以所述第二掩膜层720为掩膜刻蚀所述传导材料层，以形成所述位线组在所述有源区阵列上，以及形成所述外围隔墙400在所述第二留白区CC-2中。所述位线组即包括多条位线310。

由于第二掩膜层720中不仅定义有多条位线图形721，并且在所述多条位线图形721的外侧还定义有外围隔墙图形722，从而使多条位线图形721中对应边缘区域和对应中间区域的位线图形的电路排布密集程度相同或接近相同。此时，在执行刻蚀工艺时，即能够有效平衡传导材料层在对应中对应中间区域的位线图形和对应边缘区域的位线图形的刻蚀均匀性，避免传导材料层中对应边缘位置的位线图形的部分受到更大的刻蚀攻击，从而可使最终所形成的位线组中位于边缘位置的位线310，其形貌完整而不会出现刻蚀缺口等问题。

本实施例中，所述位线组的多条位线310、位线接触垫320、外围隔墙400和周边电路500均采用同一传导材料层形成，从而使四者均位于同一结构层中。

实施例四

本实施例提供了另一种集成电路存储器的形成方法，与实施例三的区别在于，本实施例中优先定义出位线组和外围隔墙，接着再定义出周边电路和位线接触垫。

图11～图13为本实用新型实施例四中的集成电路存储器的形成方法其制备过程中的俯视图。具体参考图11～图13所示，所述位线组、所述外围隔墙、所述位线接触垫和所述周边电路的形成方法包括如下步骤。

步骤一，与实施例三类似的，即：沉积一传导材料层在所述衬底100上，所述传导材料层覆盖所述器件区AA和所述周边区BB。

步骤二，具体参考图11所示，形成第二掩膜层720在所述传导材料层上，所述第二掩膜层720定义出多条位线图形721在所述有源区阵列上，以及定义出外围隔墙图形722在所述第二留白区CC-2中，并且所述第二掩膜层720遮盖所述传导材料层中对应所述周边区BB的部分，并进一步延伸遮盖所述传导材料层中对应所述有源区阵列侧边的部分。

即，所述第二掩膜层720的位线图形721对应后续需形成的位线，外围隔墙图形722对应后续需形成的外围隔墙。以及，利用第二掩膜层720遮盖所述传导材料层中对应所述周边区BB的部分，从而在后续刻蚀传导材料层以形成位线和外围隔墙时，能够保留周边区BB中的传导材料层，以用于形成周边电路。类似的，传导材料层中位于有源区阵列侧壁的部分用于形成位线接触垫。

步骤三，具体参考图12所示，以所述第二掩膜层720为掩膜刻蚀所述传导材料层600，以形成多条所述位线310在所述有源区阵列上，以及形成所述外围隔墙400在所述第二留白区CC-2中，并且所述传导材料层600中对应所述周边区BB的部分和对应所述有源区阵列侧边的部分被保留。

与实施例三类似的，在刻蚀所述传导材料层以形成位线310和外围隔墙400之后，还可进一步包括形成一绝缘填充层在刻蚀后的传导材料层中，以填充传导材料层中被去除的部分，从而使整个衬底结构的表面为平坦的表面，以利于提高后续所形成的第一掩膜层710中的图形精度。

步骤四，具体参考图13所示，形成第一掩膜层710在所述传导材料层600上，所述第一掩膜层710定义出多个周边电路图形711在所述周边区BB中，以及定义出多个位线接触垫图形712在所述有源区阵列的侧边上，并且所述第一掩膜层710遮盖所述位线组中的位线310和所述外围隔墙400。

如图13所示，所述第一掩膜层710遮盖部分第二留白区CC-2，并进一步部分遮盖外围隔墙400。可以理解为，本实施例中，通过第二掩膜层定义出外围隔墙之后，可进一步利用第一掩膜层710调整外围隔墙的宽度尺寸。例如，本实施例中，第一掩膜层710从外围隔墙的宽度方向上延伸遮盖外围隔墙，使部分外围隔墙暴露出，因此在后续的刻蚀过程中即能够减小外围隔墙的宽度尺寸，以调整所述外围隔墙的尺寸。

步骤五，以所述第一掩膜层710为掩膜刻蚀所述传导材料层，以形成所述周边电路和所述位线接触垫。可参考图10a所示，至此即可形成如上所述的集成电路存储器，并且可利用同一层传导材料层形成位线组、位线接触垫320、外围隔墙400和周边电路500。

实施例五

根据本实施例中的形成方法所形成的集成电路存储器，其外围隔墙包括第一隔墙部和第二隔墙部，以利用所述第一隔墙部和所述第二隔墙部环绕所述位线组的外周围。

图14～图16为本实用新型实施例五中的集成电路存储器的形成方法其制备过程中的俯视图。具体的，本实施例中具有第一隔墙部和第二隔墙部的外围隔墙、位线组、位线接触垫和外围电路的形成方法包括如下步骤。

第一步骤，沉积一传导材料层在所述衬底100上，所述传导材料层覆盖所述器件区AA和所述周边区BB。

第二步骤，具体参考图14所示，形成第一掩膜层710’在所述传导材料层上，所述第一掩膜层710’定义出多个周边电路图形711’和多个位线接触垫图形(图中未示出)，并且所述第一掩膜层710’遮盖所述传导材料层中对应所述有源区阵列的部分，并进一步延伸遮盖所述第一留白区CC-1和第二留白区CC-2。

第一掩膜层710’遮盖有源区阵列，以确保有源区阵列上的传导材料层能够被保留，用于在后续的工艺步骤中形成位线组中的位线。以及，第一掩膜层710’还进一步使第一留白区CC-1和第二留白区CC-2中的传导材料层被保留，以用于在后续的工艺中分别在第一留白区CC-1中形成第一隔离部和在第二留白区CC-2中形成第二隔离部，以构成外围隔墙。

第三步骤，具体参考图15所示，以所述第一掩膜层710’为掩膜刻蚀所述传导材料层600，以形成所述周边电路500和所述位线接触垫(图中未示出)在所述传导材料层600中，并且所述传导材料层600中对应所述有源区阵列、第一留白区CC-1和第二留白区CC-2的部分被保留。

第四步骤，具体参考图16所示，形成第二掩膜层720’在所述传导材料层600上，所述第二掩膜层720’定义出多条位线图形721’在所述有源区阵列上，以及定义出第一隔墙部图形722’在所述第二留白区CC-2中，第二隔墙部图形723’在所述第一留白区CC-1中，并且所述第二掩膜层720’遮盖所述周边电路500和所述位线接触垫。

需要说明的是，本实施例中基于第一掩膜层710’已经界定出了第一隔墙部和第二隔墙部远离位线组的边界，因此第二掩膜层720’在定义第一隔墙部和第二隔墙部时，可基于刻蚀后保留下的传导材料层的边界形貌设置所述第一隔墙部图形722’和第二隔墙部图形723’例如，本实施例中，所述第一隔墙部图形722’用于定义出第一隔墙部靠近位线组的边界，第二隔墙部图形723’用于定义出第二隔墙部靠近位线组的边界。如此，即可通过第一掩膜层710’和第二掩膜层720’协同定义出所述第一隔墙部和第二隔墙部。

第五步骤，以所述第二掩膜层720’为掩膜刻蚀所述传导材料层600，以形成所述位线组在所述有源区阵列上，以及形成第一隔墙部在所述第二留白区CC-2中，并形成第二隔墙部在所述第一留白区CC-1中。所述位线组即包括多条位线310。

至此，即利用同一传导材料层形成了位于同一结构层中的位线组、外围隔墙、外围电路和位线接触垫。

本实用新型的又一目的在于提供一种半导体集成电路器件，所述半导体集成电路器件包括：

一衬底，所述衬底中具有多个呈阵列式排布的有源区；以及，

一传导线组，形成在所述衬底上，所述传导线组包括多条沿着第二方向依次排布的传导线，每一所述传导线在第一方向上延伸并与相应的所述有源区连接。

与如上所述的集成电路存储器类似的，当传导线组的外围直接暴露在其周边的大尺寸空间区域中时，那么在制备传导线组的过程中常常会导致所形成的位于边缘位置上的传导线出现变形的问题。

为此，本实用新型提供的半导体集成电路器件还包括：一外围隔墙，形成在所述衬底上并设置在所述传导线组的外围，并且所述外围隔墙和所述传导线组位于同一结构层中。从而使本实用新型中的半导体集成电路器件其传导线组中的各个的传导线具备较好的形貌均匀性，避免位于边缘位置上的传导线出现变形的问题。

综上所述，本实用新型提供的集成电路存储器中，由于位线组的外围设置有外围隔墙，所述外围隔墙能够在形成位线组的过程中保护位于所述位线组，避免位线组中位于边缘位置的位线受到较大的刻蚀攻击，从而避免位线组中位于边缘位置的位线出现图形变形的问题。并且，通过设置外围隔墙，相应的平衡了位线组中对应中间区域和对应边缘区域的电路排布密集程度，从而在形成位线组时，可使位线组中各个位线受到的刻蚀强度均匀，有利于形成形貌均匀的位线组。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (12)

1.一种集成电路存储器，其特征在于，包括：

一衬底，所述衬底中具有多个呈阵列式排布的有源区；

一字线组，形成在所述衬底中，所述字线组包括多条沿着第一方向依次排布的字线，每一所述字线在第二方向上延伸并与相应的所述有源区连接；

一位线组，形成在所述衬底上，所述位线组包括多条沿着第二方向依次排布的位线，每一所述位线在第一方向上延伸并与相应的所述有源区连接；以及，

一外围隔墙，形成在所述衬底上并设置在所述位线组的外围，并且所述外围隔墙和所述位线组位于同一结构层中。

2.如权利要求1所述的集成电路存储器，其特征在于，相邻的所述位线之间具有第一间隔尺寸，所述外围隔墙与平行向最接近的位线之间具有第二间隔尺寸，所述第二间隔尺寸与所述第一间隔尺寸的绝对差值小于等于所述位线的宽度值。

3.如权利要求1所述的集成电路存储器，其特征在于，所述外围隔墙包括第一隔墙部，所述第一隔墙部沿着所述第一方向延伸，并设置在对应边缘位置的位线远离位线组中心的外侧。

4.如权利要求3所述的集成电路存储器，其特征在于，所述外围隔墙还包括第二隔墙部，所述第二隔墙部沿着所述第二方向延伸，并设置在所述位线组靠近各个位线端部的外侧。

5.如权利要求4所述的集成电路存储器，其特征在于，所述第一隔墙部和所述第二隔墙部的端部相互连接，以使所构成的外围隔墙配置为环形结构，并环绕在所述位线组的外周围上。

6.如权利要求1所述的集成电路存储器，其特征在于，所述外围隔墙的宽度尺寸大于所述位线的宽度尺寸。

7.如权利要求1所述的集成电路存储器，其特征在于，所述外围隔墙的长度尺寸大于所述位线的长度尺寸。

8.如权利要求1所述的集成电路存储器，其特征在于，还包括：

多个位线接触垫，形成在所述衬底上，一个所述位线接触垫与一条所述位线的端部连接。

9.如权利要求8所述的集成电路存储器，其特征在于，所述位线沿其延伸方向具有两个相对的第一端部和第二端部，相邻的两条所述位线中，对应的两个位线接触垫分别形成在两条位线的第一端部和第二端部上。

10.如权利要求8所述的集成电路存储器，其特征在于，所述衬底中定义有一器件区和一周边区，所述周边区位于所述器件区的外围，多个所述有源区、所述字线组、所述位线组和所述外围隔墙均设置在所述衬底的所述器件区中；

其中，在所述第二方向上，最边缘的有源区至所述器件区的边界之间具有一位线侧留白区，所述位线侧留白区在所述第二方向上的宽度尺寸大于相邻的所述位线之间的宽度尺寸，所述外围隔墙形成在所述位线侧留白区中。

11.如权利要求10所述的集成电路存储器，其特征在于，还包括：

多个周边电路，形成在所述衬底的所述周边区中，并且所述周边电路具有一栅极结构，所述栅极结构和所述位线接触垫在同一结构层中。

12.一种半导体集成电路器件，其特征在于，包括：

一衬底，所述衬底中具有多个呈阵列式排布的有源区；

一传导线组，形成在所述衬底上，所述传导线组包括多条沿着第二方向依次排布的传导线，每一所述传导线在第一方向上延伸并与相应的所述有源区连接；以及，

一外围隔墙，形成在所述衬底上并设置在所述传导线组的外围，并且所述外围隔墙和所述传导线组位于同一结构层中。