TW201501273A - 半導體裝置及其製造方法 - Google Patents
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Abstract
本發明係一種半導體裝置及其製造方法，記憶排(101)係具有：具有第1電容器(203A)之主體部(200)，和加以形成於主體部(200)與周邊電路(104)之間的直線狀之導電膜(204)，和與導電膜(204)底部則接觸加以形成之第2電容器(203B)，而第1電容器(203A)則與接觸層(202)底部則接觸加以形成而所構成。
Description
本發明係有關具有記憶體單元的半導體裝置。
在如DRAM(Dynamic Random Access Memory)單元之記憶體單元中，於記憶資料之電路的記憶排之周圍，加以形成有如副字元驅動器及感測放大器之周邊電路。
對於記憶排係加以形成於稱作電容接點之接觸層的上方而將電容器加以形成為矩陣狀，但對於此電容器之形成係通常，使用濕蝕刻而除去電容器之層間絕緣膜之外除去工程則成為必要。但在外除去工程時，在濕蝕刻所使用之溶液則滲出於周邊電路，而有製品的產率下降，以及製品之品質下降等之問題。
對於此等，記載於專利文獻1之半導體裝置係由呈圍繞記憶排地，形成氮化矽等所成之支持膜於電容接點之層間氧化膜之上方者，可防止在濕蝕刻所使用之溶液則從記憶排之橫方向或上面側滲出於周邊電路者。
[專利文獻1]日本特開2010-165742號公報
但在記載於專利文獻1之半導體裝置中，有著無法在濕蝕刻所使用之溶液則滲出於周邊電路之問題。
以下，使用圖8及9而說明此問題點。然而，圖8係記憶排之上面圖，圖9係在記憶排之外周部(圖8之B-B’線)之剖面圖，寫入有問題點產生的現象等。
如圖8及圖9所示，記憶排10之各電容器1係加以形成於電容接點2上。但在記憶體單元之佈局上之限制，或經由光微影之圖案的位置偏移等之影響，電容器1之位置與電容接點2之位置則未完全一致，而如圖9所示，而有電容器1則踩偏電容接點2之情況。
以往，由插入墊片於電容器1與電容接點2之間者，防止電容器之踩偏，但在近年，經由半導體裝置之細微化的影響，對於為了形成墊片亦進行雙圖案話者則變多，而加上於墊片之形成的成本則變高。因此，未使用墊片之無墊片化發展，其結果，電容器1之踩偏則增加。
另外，伴隨著電容器之細微化，發展有電容器1之下部電極1A之薄膜化，其結果，在濕蝕刻所使用之溶液則有從下部電極1A滲出至下方者。此時，當電容器1則踩
偏電容接點2時，溶液則大量地滲出至位於電容器1下方之電容接點的層間氧化膜3。
特別是位於記憶排10之最外周部的電容器1則踩偏電容接點2時，溶液則藉由電容接點2之層間氧化膜3而滲出至周邊電路，而在周邊電路，產生有層間氧化膜3之大規模的溶出。
如為在記憶排10內，即使溶液滲出於層間氧化膜3而亦可挽救，但溶液滲出至周邊電路時，挽救係成為非常困難之故，而防止對於周邊電路之溶液的滲出者係為重要。
對於此，在記載於專利文獻1之半導體裝置中，將插入墊片於電容器與電容接點之間者作為前提之故，因未考慮有電容器之踩偏而僅形成支持膜於電容接點之層間氧化膜上故，無法防止溶液則藉由電容接點之層間氧化膜而滲出至周邊電路者。
經由本發明之半導體裝置係具有記憶排，和加以形成於前述記憶排周圍之周邊電路之半導體裝置，其中，前述記憶排係具有：具有第1電容器之主體部，和加以形成於前述主體部與前述周邊電路之間的直線狀之導電膜，和與前述導電膜底部則接觸加以形成之第2電容器，而前述第1電容器係與接觸層底部則接觸加以形成。
經由本發明之半導體裝置之製造方法係上述半導體裝
置之製造方法，其中，具有將前述導電膜，和前述周邊電路內之特定的配線，使用單一之光罩而進行圖案化之工程。
如根據本發明，位於主體部與周邊電路之間之第2電容器係因與導電膜底部則接觸之故，成為可防止在濕蝕刻所使用之溶液則從第2電容器之下部電極滲出於電容接點之層間氧化膜者，進而可防止對於周邊電路之溶液的滲出者。更且，因導電膜則為直線狀之故，成為可將導電膜，與周邊電路之特定的配線使用單一之光罩而進行圖案化之故，成為可抑制有關光罩枚數之增加的成本增加者。隨之，成為可以低成本使製品之產率或品質提升者。
100‧‧‧記憶體單元
101，101A~101D‧‧‧記憶排
102‧‧‧周邊電路
103‧‧‧副字元驅動器
104‧‧‧感測放大器
200‧‧‧主體部
201‧‧‧位元線
201‧‧‧虛擬位元線
202‧‧‧電容接點
202A‧‧‧虛擬電容接點
203‧‧‧電容器
203A‧‧‧第1電容器
203B‧‧‧第2電容器
204，204A~204D‧‧‧最外周電容接點墊片
221‧‧‧MO配線
圖1係模式性地顯示具備於本發明之第1實施形態之半導體裝置的記憶體單元之上面圖。
圖2係顯示記憶排與加以形成於其周圍之周邊電路之一例圖。
圖3係模式性地顯示記憶排之構成之一例的上面圖。
圖4係模式性地顯示記憶排之構成之一例的縱剖面圖。
圖5係模式性地顯示記憶排之構成之其他例的上面圖。
圖6係模式性地顯示記憶排之構成之其他例的上面圖。
圖7係模式性地顯示記憶排之構成之其他例的上面圖。
圖8係為了說明以往技術之問題點的圖。
圖9係為了說明以往技術之半導體裝置之問題點的圖。
圖10A係顯示記憶排與加以形成於其周圍之周邊電路之其他例圖。
圖10B係擴大圖10A之範圍R的圖。
圖11係為了說明形成記憶排之形成方法的第1工程的圖。
圖12係為了說明形成記憶排之形成方法的第2工程的圖。
圖13係為了說明形成記憶排之形成方法的第3工程的圖。
圖14係為了說明形成記憶排之形成方法的第4工程的圖。
圖15係為了說明形成記憶排之形成方法的第5工程的圖。
圖16係為了說明形成記憶排之形成方法的第6工程的圖。
圖17係為了說明形成記憶排之形成方法的第7工程的圖。
圖18係為了說明形成記憶排之形成方法的第8工程的圖。
圖19係為了說明形成記憶排之形成方法的第9工程的圖。
圖20係為了說明形成記憶排之形成方法的第10工程的圖。
圖21係為了說明形成記憶排之形成方法的第11工程的圖。
圖22係為了說明形成記憶排之形成方法的第12工程的圖。
圖23係為了說明形成記憶排之形成方法的第13工程的圖。
圖24係模式性地顯示記憶排之構成之其他例的縱剖面圖。
圖25係模式性地顯示記憶排之構成之其他例的縱剖面圖。
圖26係模式性地顯示記憶排之構成之其他例的上面圖。
以下，對於本發明之實施形態，參照圖面加以說明。然而，在以下的說明中，對於具有相同機能者係附上相同符號，而有省略其說明之情況。
圖1係模式性地顯示具備於本發明之第1實施形態之
半導體裝置的記憶體單元之上面圖。
圖1所示之記憶體單元100係具有：加以形成為矩陣狀之複數之記憶排101，和加以形成於各記憶排101周圍之周邊電路102。然而，在本實施形態中，各記憶排101係加以形成為矩陣狀，記憶排101之面方向之中，將沿著記憶排101之一邊的方向作為X方向，將正交於X方向之方向作為Y方向。
圖2係顯示記憶排101與加以形成於其周圍之周邊電路102之一例圖。如圖2所示，對於記憶排101之周圍係加以形成有周邊電路102之副字元驅動器(SWD)103及感測放大器(SAMP)104。具體而言，對於記憶排101之X方向的兩鄰係加以形成有副字元驅動器103，而對於記憶排101之Y方向的兩鄰係加以形成有感測放大器104。
圖3係模式性地顯示記憶排101之構成之一例的上面圖。
如圖3所示，記憶排101係具有延伸存在於其面內之第1方向的Y方向的複數之位元線201，和沿著各位元線201排列加以形成之複數之電容接點202，和加以形成於各電容接點202上之複數的電容器203。
各位元線201係以特定之間隔加以配置於第2方向之X方向。另外，位於各位元線201之中之最外周的位元線201A係模擬位元線。
各電容接點202係電性連接構成記憶排101之開關元件的MOSFET之擴散層與電容器203之接觸層。另外，
各電容接點202之中，位於Y方向之最外周的電容接點202A係虛擬電容接點。以下，亦有將位元線201A稱作虛擬位元線201A，而將電容接點202A稱作虛擬電容接點202A。
由虛擬位元線201A及虛擬電容接點202A所圍繞的部分則實際記憶資料之主體部200。隨之，於主體部200與周邊電路102之X方向之間，成為加以形成有延伸存在於Y方向之虛擬位元線201A，而於主體部200與周邊電路102之Y方向之間，成為加以形成有排列成1列於X方向之虛擬電容接點202A者。
另外，對於主體部200與周邊電路102之間，係呈被覆虛擬電容接點202A地加以形成有直線狀之導電膜的最外周電容接點墊片204。
最外周電容接點墊片204係具體而言，主體部200之Y方向之兩邊之各加以設置，延伸存在於X方向。然而，主體部200之電容器203的第1電容器係於電容接點202底部則接觸加以形成，虛擬電容接點202A上之電容器203的第2電容器係於最外周電容接點墊片204底部則接觸加以形成。
圖4係在記憶排101之外周部(圖2之A-A'線)的縱剖面圖。
如圖4所示，各電容接點202係加以埋設於層間氧化膜211。然而，層間氧化膜211的材料係例如，SiO2(二氧化矽)等。
對於電容接點202之中的虛擬電容接點202A上，係底部呈與虛擬電容接點202A接觸地加以形成有最外周電容接點墊片204。
另外，呈被覆電容接點202，層間氧化膜211及最外周電容接點墊片204地加以形成有層間絕緣膜212，而貫通層間絕緣膜212，加以形成有直接或藉由最外周電容接點墊片204而接觸於電容接點202之電容器203。
具體而言，對於除了虛擬電容接點202A之各電容接點202上，係底部則呈與電容接點202直接接觸地加以形成有第1電容器203A，而對於虛擬電容接點202A上係底部則呈與最外周電容接點墊片204接觸地加以形成有第2電容器203B。然而，層間絕緣膜212之材料係例如，SiN(氮化矽)等。
然而，最外周電容接點墊片204係由將周邊電路102內之特定配線(例如，感測放大器104內之MO配線221)，經由使用單一光罩而同時進行曝光而進行圖案化者而加以形成。
如以上說明地根據本實施形態，位於主體部200與周邊電路102之間之第2電容器203B係因與最外周電容接點墊片204底部則接觸之故，成為可防止在濕蝕刻所使用之溶液則從第2電容器203B之下部電極，溶液滲出於電容接點之層間氧化膜211者，進而可防止對於周邊電路102之溶液的滲出者。另外，因最外周電容接點墊片204則為直線狀之故，成為可將最外周電容接點墊片204，與
周邊電路102之特定的配線使用單一之光罩而進行圖案化之故，成為可抑制有關光罩枚數之增加的成本增加者。隨之，成為可以低成本使製品之產率或品質提升者。
另外，在本實施形態中，對於主體部200與周邊電路102之Y方向之間，係加以形成有虛擬位元線201。隨之，成為可防止經由虛擬位元線201而對於X方向而言之溶液的滲出者之故，成為可防止溶液滲出於X方向，即副字元驅動器103者。
如此，經由本實施形態之半導體裝置係具有記憶排(101)，和加以形成於記憶排(101)周圍之周邊電路(104)，而記憶排(101)係具有第1電容器(203A)之主體部(200)，和加以形成於主體部(200)與周邊電路(104)之間的直線狀之導電膜(204)，和與導電膜(204)底部則接觸加以形成之第2電容器(203B)，而第1電容器(203A)則與接觸層(202)底部則接觸加以形成而所構成。
另外，有關本實施形態之半導體裝置係具有延伸存在於記憶排(101)面內之第1方向的位元線(201)，而導電膜(204)係於主體部(200)與周邊電路(104)之第1方向之間，沿著與第1方向正交之第2方向而加以形成。
另外，經由本實施形態之半導體裝置係於主體部(200)與周邊電路(104)之第2方向之間，具有延伸存在於第1方向之虛擬位元線(201A)而加以構成。
另外，有關本實施形態之半導體裝置的製造方法係具有將導電膜(204)，與周邊電路(104)內之特定配線(221)，
使用單一之光罩進行圖案化的工程而加以進行。
接著，說明本發明之其他的實施形態。
圖5係模式性地顯示具備於本發明之第2實施形態之半導體裝置的記憶排之構成之上面圖。
圖5所示之記憶排101A係與在圖2所示之記憶排101做比較，與在圖2所示之記憶排101做比較，在取代於最外周電容接點墊片204，而具有最外周電容接點墊片204A的點為不同。
最外周電容接點墊片204A係與最外周電容接點墊片204做比較，橫寬度為寬，而電容接點202之中不僅Y方向之最外周部之1列分的電容接點202，而呈被覆最外周部之複數列分(在圖4中係2列分)之電容接點202地加以形成。此情況，由最外周電容接點墊片204所被覆之所有電容接點202則成為虛擬電容接點202A，而第2電容器203B之所有則與最外周電容接點墊片接觸有底部而加以形成。
隨之，第2電容器203B係成為複數排列於從周邊電路102(具體而言係感測放大器104)朝向主體部200之Y方向而加以形成者。因此，成為可更確實地防止溶液則藉由層間氧化膜211而滲出至周邊電路者。
如此，經由本實施形態之半導體裝置係第2電容器(202B)則成為複數排列於從周邊電路(102)朝向主體部(200)之方向而加以設置所構成者。
圖6係模式性地顯示具備於本發明之第3實施形態之
半導體裝置的記憶排之構成之上面圖。
圖6所示之記憶排101B係與在圖2所示之記憶排101做比較，在取代於最外周電容接點墊片204，而具有最外周電容接點墊片204B的點為不同。
最外周電容接點墊片204B係具有最外周電容接點墊片204的兩端則於Y方向，朝向與朝向周邊電路102(具體而言係感測放大器104)側相反側而彎曲的形狀。然而，最外周電容接點墊片204B係最外周電容接點墊片204之至少一端則彎曲於Y方向之形狀亦可。
對於使用於濕蝕刻之溶液的層間氧化膜211之滲出為多之情況，有著從記憶排101B之角部溶液滲出至副字元驅動器103之可能性，但在本實施形態中，最外周電容接點墊片204B的端則因於Y方向，朝向與感測放大器104相反側而彎曲之故，即使對於溶液之層間氧化膜211之滲出為多之情況，亦可防止溶液滲出至副字元驅動器103。
如此，經由本實施形態之半導體裝置係導電膜(204)之至少一端則於第1方向，彎曲於與周邊電路(102)相反側而加以形成所構成者。
圖7係模式性地顯示具備於本發明之第4實施形態之半導體裝置的記憶排之構成之上面圖。
圖7所示之記憶排101C係與在圖2所示之記憶排101做比較，在取代於最外周電容接點墊片204，而具有最外周電容接點墊片204C的點為不同。
最外周電容接點墊片204C係不僅Y方向，而呈圍繞
主體部200地對於X方向亦加以形成。因此，成為可更確實地防止溶液滲出至X方向，即副字元驅動器103者。
如此，本實施形態之半導體裝置係導電膜(204C)則呈圍繞主體部(200)地加以形成而構成。
圖10A及圖10B係顯示具備於本發明之第5實施形態之半導體裝置的記憶體單元之構成圖。具體而言，圖10A係顯示本實施形態之記憶排101及周邊電路102之一例的圖，圖10B係擴大圖10A所示之範圍R的圖。但在圖10B中，使圖10A所示之範圍R往右旋轉迴轉90°。然而，圖10A所示之構成係具有與圖2所示之構成相同的構成。
如示於圖10B之左側地，在記憶排101中，形成有記憶體元件之活性範圍11係對於X及Y方向而言傾斜地加以形成，字元線12係加以形成於X方向，而位元線13係加以形成於Y方向。對於各活性範圍11係加以形成有電容接點14，而於其電容接點14上係加以形成有電容器。然而，對於範圍R係亦包含有位於記憶排101之最外周部(即，記憶排101與周邊電路102之邊界)之電容接點的虛擬電容接點。另外，對於位元線13之下方係加以形成有位元接觸層(Poly-Si)之位元接點13A。
另外，對於圖10B之右側係顯示有形成有周邊電路102(具體而言，感測放大器電路104)之範圍的周邊電路範圍之一部分，而對於其周邊電路範圍係加以形成有閘極(以下，稱作周邊閘極15)及接觸層(以下，稱作周邊接點
16)。
以下，將形成具有在圖10B所示之記憶排101及周邊電路102之記憶體單元的形成方法，參照圖11~圖23加以說明。然而，在以下圖11~圖23，(a)係顯示沿著圖10B之A-A’線的剖面圖，(b)係顯示沿著圖10B之B-B’線的剖面圖，(c)係顯示沿著圖10B之C-C’線的剖面圖。
首先，如圖11所示，於形成有記憶排101之單元範圍上加以形成有電容接點14，而於周邊電路範圍上加以形成有周邊接點16。
當簡單地說明至圖11所示之構成之形成方法時，首先，於矽基板(Si-sub)21，週期性地加以形成有活性範圍，經由STI(Shallow Trench Isolation)法，於此等活性範圍之間，加以埋設有矽氧化膜(SiO2)22。更且，於矽基板加以注入離子。
接著，於活性範圍加以形成有埋入字元線用的溝，其溝則由閘極絕緣膜(Gate-Ox)23，擴散阻障材料(TiN)24及閘極電極材料(W)25所埋入者，而加以形成埋入字元線。並且，再次加以注入離子於矽基板21，之後，溝則由氮化矽膜(SiN)26完全地加以被覆，更且，由矽氧化膜(SiO2)27完全地被覆矽基板21。
並且，於活性範圍內之以2條字元線所夾持之處，加以形成有位元接點13A，之後，在單元範圍中，加以形成有位元線13，而在周邊電路範圍中，加以形成有周邊閘極15。在加以注入離子於周邊電路之閘極之後，對於單
元範圍係於位元接點上之位元線13間，藉由氮化矽膜28，加以形成有以多結晶矽層(Poly-Si)29，擴散阻障層(TiN)30及鎢層(W)31所構成之電容接點14，而對於周邊電路範圍係加以形成有周邊接點16。然而，電容接點14之間係由氮化矽膜32而加以埋入。周邊接點16係於周邊閘極15，藉由側壁絕緣膜而鄰接加以形成，連接於擴散層(具體而言，源極擴散層或汲極擴散層)33。
然而，對於周邊電路範圍之各部之詳細構成係與發明無直接關係之故，而省略之，但在圖11中，顯示周邊電路範圍之各部的材料等。
如以上，當形成有圖11所示之記憶體單元時，接著，如圖12所示，經由濺鍍法而於其記憶體單元上，加以形成有10nm之氮化鎢膜(WN)51及40nm之鎢膜(W)52。
之後，如圖13所示，於鎢膜52上加以塗佈光阻劑膜(PR)53，對於其光阻膜53而言，呈於單元範圍之最外周部之電容接點14的上部與周邊電路範圍之周邊接點16之上部殘留有光阻膜53地，進行使用曝光之圖案化。更且，經由電漿乾蝕刻法，將光阻膜53作為光罩而使用，進行對於鎢膜52及氮化鎢膜51而言之蝕刻。經由此，被覆最外周之電容接點的虛擬電容接點之最外周電容接點墊片則由鎢膜52及氮化鎢膜(WN)51加以形成。另外，對於周邊電路範圍係加以形成有連接於周邊接點16之配線。然而，在此係最外周電容接點墊片係呈對應於第1實施形
態地，以被覆最外周部之電容接點墊片的1列分的寬度加以形成。
接著，如圖14所示，加以除去光阻膜53，之後，經由原子層沉積(ALD：Atomic Layer Deposition)法，以500℃~600℃之溫度，於記憶體單元上將30nm之氮化矽膜(SiN)54加以成膜。經由此，完全地經由氮化矽膜54而加以被覆最外周電容接點墊片的表面。
更且，如圖15所示，經由電漿CVD(PECVD：Plasma-Enhanced Chemical Vapor Deposition)法，於氮化矽膜54上，加以堆積1600nm氧化矽膜(SiO2)55。並且，經由原子層沉積法，以500℃~600℃之溫度，於氧化矽膜55上加以堆積80nm氮化矽膜(SiN)56。然而，取代氧化矽膜55，而使用如BPSG(Boron Phosphorus Silicon Glass)之其他的氧化膜亦可。另外，對應於用途而加以層積複數種類之氧化膜亦可。
之後，如圖16所示，經由電漿乾蝕刻法，對於氮化矽膜54，氧化矽膜55及氮化矽膜56而言，施以將使用光微影法而加以圖案化之非晶形碳(未圖示)作為光罩而使用之蝕刻。然而，作為光罩，取代非晶形碳而可使用可確保如非晶形碳之氧化膜與氮化膜之選擇比的材料。然而，對於光罩而言之圖案化係亦可使用進行2次以上光微影而形成一個圖案之多圖案化法。
接著，如圖17所示，經由原子層沉積法，以400℃之溫度，加以形成8nm電容器下部電極用之氮化鈦膜
(TiN)57。
更且，如圖18所示，經由減壓CVD(LPCVD：Low Pressure Chemical Vapor Deposition)法，於氮化鈦膜57上，加以形成80nm之氧化矽膜(SiO2)58。經由此，在圖16之說明，完全地加以埋入經由蝕刻而開口的孔。
之後，如圖19所示，加以塗佈氧化矽膜58上之光阻膜59，對於此光阻膜59而言，呈於單元範圍殘留有光阻膜59地，進行經由曝光之圖案化。
接著，如圖20所示，將光阻膜59作為光罩而使用，依氧化矽膜58，氮化鈦膜57之順序進行蝕刻。並且，加以除去光阻膜59，更且依氧化矽膜58，氮化矽膜56，氮化鈦膜57之順序加以進行蝕刻。更且，為了將氧化矽膜55，使用濕蝕刻法而除去的孔(未圖示)則加以開口於氮化矽膜56。
更且，如圖21所示，經由濕蝕刻法，具體而言係使用含有緩衝氟化氫之蝕刻液的濕蝕刻法，而加以除去氧化矽膜55及58。然而，經由此，周邊電路範圍之氧化膜係完全加以除去。
接著，如圖22所示，經由原子層沉積法，加以堆積5nm包含二氧化鋯(ZrO2)之電容膜61，更且，同樣經由原子層沉積法，加以堆積8nm上部電極用氮化鈦膜(TiN)62。更且，於其上方，經由減壓CVD法，加以形成矽化鍺(SiGe)膜63，並且，經由濺鍍法，加以堆積100nm以鎢(W)加以形成的板64。
並且，如圖23所示，塗佈光阻膜(未圖示)進行曝光，位於不要之處所的電容膜61，氮化鈦膜62，矽化鍺膜63及鎢膜64則經由蝕刻法而加以除去。
之後，對於為了形成DRAM，係加以形成配線則為了連接於單元範圍的板64之接點，和連接於周邊電路範圍之鎢配線的接點。並且，於其上方加以形成有第1乃至第3配線層，此等配線層則與上述的接點加以連接。並且，此等配線層則由氧化膜等之絕緣膜或聚醯亞胺膜加以覆蓋者，形成DRAM之前的前工程則完成。然而，作為與單元範圍的板64加以連接之配線層係鋁，氮化鈦及鈦的層積配線則為主流，而使用較此等阻抗低的銅(Cu)之配線亦可。
圖24係更詳細地顯示圖4所示之外周部的圖，具體而言，最接近於如上述所形成之記憶體單元之單元範圍的周邊電路範圍(具體而言，形成有感測放大器104之範圍)之1列分的電容接點202則作為虛擬電容接點202A而加以形成之處的縱剖面圖。但，在圖24所示之縱剖面圖，和在圖4所示之縱剖面圖係並非在相同工程之剖面圖。
圖25係更詳細地顯示圖5所示之外周部的圖，具體而言，最接近於如上述所形成之記憶體單元之單元範圍的周邊電路範圍(具體而言，形成有感測放大器104之範圍)之2列分的電容接點202則作為虛擬電容接點202A而加以形成之處的縱剖面圖。但，在圖25所示之縱剖面圖，和在圖5所示之縱剖面圖係並非在相同工程之剖面圖。
如此，有關本實施形態之半導體裝置的製造方法係具有將導電膜(204)，與周邊電路(104)內之特定配線(221)，使用單一之光罩進行圖案化的工程。
圖26係模式性地顯示具備於本發明之第6實施形態之半導體裝置的記憶體排之構成之上面圖。
圖26所示之記憶排101D係與在圖3所示之記憶排101做比較，在更具有最外周電容接點墊片204D的點為不同。最外周電容接點墊片204D係於記憶排101D與周邊電路102(具體而言，副字元驅動器103)之間，沿著Y方向加以形成。另外，最外周電容接點墊片204與最外周電容接點墊片204D係加以分離。
如根據本實施形態，與在第4實施形態(圖7)所說明之記憶排101C同樣地，可更確實地防止溶液滲出至副字元驅動器103側之同時，更且，最外周電容接點墊片204及204D之一部分則假設曝露於酸性溶液，經由有著最外周電容接點墊片204及204D之分離部之時，成為可防止最外周電容接點墊片全體之消失者。
如此，本實施形態之半導體裝置係由具有於主體部(200)與周邊電路(102)之第1方向之間，沿著與第1方向正交之第2方向加以形成之第1導電膜(204)，和於主體部(200)與周邊電路(102)之第2方向之間，沿著第1方向加以形成之第2導電膜(204D)而加以構成，而第1導電膜(204)與第2導電膜(204D)係加以分離。
在以上說明之各實施形態中，圖示之構成係單為一
例，而本發明係不限定於其構成者。
101‧‧‧記憶排
104‧‧‧感測放大器
202‧‧‧電容接點
202A‧‧‧虛擬電容接點
203A‧‧‧第1電容器
203B‧‧‧第2電容器
204‧‧‧最外周電容接點墊片
211‧‧‧層間氧化膜
221‧‧‧MO配線
212‧‧‧層間絕緣膜
Claims (2)
- 一種半導體裝置，係具有記憶排，和加以形成於前述記憶排周圍之周邊電路之半導體裝置，其特徵為前述記憶排係具有：具有第1電容器之主體部，和加以形成於前述主體部與前述周邊電路之間的直線狀之導電膜，和與前述導電膜底部則接觸加以形成之第2電容器，前述第1電容器係與接觸層底部則接觸加以形成，前述導電膜係具有：於前述主體部與前述周邊電路之第1方向之間，沿著與前述第1方向正交之第2方向加以形成之第1導電膜，和在前述主體部與前述周邊電路之前述第2方向之間，沿著前述第1方向加以形成之第2導電膜，前述第1導電膜與前述第2導電膜係加以分離。
- 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，具有將前述導電膜，和前述周邊電路內之特定配線作為單一之光罩而進行圖案化之工程者。
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