JP3116221B2 - 液晶表示装置及びその製造方法 - Google Patents

液晶表示装置及びその製造方法

Info

Publication number
JP3116221B2
JP3116221B2 JP09230798A JP23079897A JP3116221B2 JP 3116221 B2 JP3116221 B2 JP 3116221B2 JP 09230798 A JP09230798 A JP 09230798A JP 23079897 A JP23079897 A JP 23079897A JP 3116221 B2 JP3116221 B2 JP 3116221B2
Authority
JP
Japan
Prior art keywords
region
active layer
forming
gate
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP09230798A
Other languages
English (en)
Other versions
JPH1096962A (ja
Inventor
ホン・ギュ・キム
Original Assignee
エルジー電子株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エルジー電子株式会社 filed Critical エルジー電子株式会社
Publication of JPH1096962A publication Critical patent/JPH1096962A/ja
Application granted granted Critical
Publication of JP3116221B2 publication Critical patent/JP3116221B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置及び
その製造方法に関する。
【０００２】
【従来の技術】一般に、液晶表示装置は、薄膜トランジ
スタ（ＴＦＴ）と画素電極とが配置される下側基板と、
色相を表示するためのカラーフィルタ、共通電極、及び
ブラックマトリックス層が形成される上側基板と、そし
て上記の２つの基板の間に挟まれている液晶とで構成さ
れる。
【０００３】かかる液晶表示装置の回路的な構成を図１
に基づいて説明すると、一定間隔で一方向に複数のゲー
トラインが配列され、そのゲートラインと直角な方向に
複数のデータラインが配列される。各ゲートラインとデ
ータラインとの交差する箇所には、ゲートラインの信号
に基づいてデータラインの信号を画素電極に加えるため
の薄膜トランジスタが接続されている。この薄膜トラン
ジスタは全体としてマトリックス状に配置されている。
また、画素電極には積層型の蓄積キャパシタと液晶層を
誘電体とする液晶キャパシタが形成される。
【０００４】以下、上記回路的構成を有する従来の技術
の液晶表示装置及びその製造方法を添付図面に基づき説
明する。図２は従来の技術に従う液晶表示装置の下板を
示すレイアウト図であり、図３、４は図２のＩ−Ｉ線上
の液晶表示装置の製造工程を示す工程断面図である。図
３ａに示すように、ガラス或いは水晶等の透明絶縁基板
１上に多結晶シリコンを形成し、パターニングして島状
の活性層２を形成する。この活性層２は、薄膜トランジ
スタの活性領域として用いられ、蓄積キャパシタの電極
としても用いられる。
【０００５】図３ｂに示すように、全面に感光膜３を堆
積し、パターニングして蓄積キャパシタの下部電極にな
る領域の活性層２を露出させ、感光膜３をマスクにして
露出された活性層２にＰ又はＢ不純物をイオン注入す
る。次いで、感光膜３を除去し、活性層２を含めた基板
１の全面に、図３ｃに示すように、ゲート絶縁膜４を形
成する。そして、ゲート絶縁膜４を含めた基板１の全面
に不純物の含有される多結晶シリコンを堆積し、その上
にＷＳｉｘ又はＭｏＳｉｘのシリサイド系の物質を形成
し、パターニングしてゲート電極５、５’及び蓄積キャ
パシタの上部電極５ａ、５ａ’を形成する。ゲート電極
５、５’はゲートラインとして使われ、蓄積キャパシタ
の上部電極５ａ、５ａ’は共通電極として使われる。次
いで、ゲート電極５、５’をマスクにして活性層２に不
純物（Ｐ又はＢ）をイオン注入し、熱処理工程で注入ら
れた不純物イオンを活性化させて薄膜トランジスタのソ
ース／ドレイン領域を形成する。
【０００６】ゲート電極５、５’を含めた基板１の全面
に第１層間絶縁膜６を堆積し、図３ｄに示すように、ゲ
ート絶縁膜４及び第１層間絶縁膜６を選択的に除去して
活性層２のソース領域が露出されるように第１接触ホー
ル７を形成する。次いで、図４ｅに示すように、第１層
間絶縁膜６を含めた基板１の全面に金属を堆積し、パタ
ーニングして第１接触ホール７を介して活性層２と連結
されるようにデータライン８を形成する。
【０００７】データライン８を含めた基板１の全面に第
２層間絶縁膜９を堆積し、図４ｆに示すように、ゲート
絶縁膜４及び第１、第２層間絶縁膜６、９を選択的に除
去して、活性層２のドレイン領域が露出されるように第
２接触ホール１０を形成する。次いで、図４ｇに示すよ
うに、第２層間絶縁膜９上にＩＴＯ(Indium Tin Oxide)
のような透明な電導性物質を堆積し、パターニングして
第２接触ホール１０を介して活性層２と連結されるよう
に画素電極１１を形成する。活性層２の内部の種々の欠
陥を無くすために水素化処理（水素を活性層に入れ込む
工程）を施す。次いで、図４ｈに示すように、画素電極
１１を含めた基板１の全面に保護膜１２を堆積した後、
パッドをオープンすることで、液晶表示装置の下板の制
作を完了する。
【０００８】上述したように、従来の技術に従う液晶表
示装置は以下の問題があった。蓄積キャパシタが、活性
層・ゲート絶縁膜・ゲート電極で積層構成され不透明で
あるため、蓄積キャパシタが占める面積（通常は１５〜
２５％）が大きくなるほど開口率が落ちる。ゲート電極
物質として、不純物の含有される多結晶シリコン上にシ
リサイド系物質（ＷＳｉｘ、ＭｏＳｉｘ等）を堆積して
使用するが、そのシリサイド系物質の形成工程が困難で
あるだけでなく、一般金属より抵抗が大きくなる。蓄積
キャパシタの下部電極領域を定めるために活性層上に設
けた感光膜でパターニングして不純物をイオン注入する
が、このときの感光膜除去工程が難しい。それだけでな
く、感光膜の除去時に活性層の表面が損傷され、素子の
特性が低下する。ゲート電極物質としてシリサイド系物
質（ＷＳｉｘ、ＭｏＳｉｘ等）を使用する場合、水素化
工程（薄膜トランジスタにおいてデバイスの性能を向上
させるために水素を半導体層へ入れる工程）時に、水素
イオンが、ゲート電極を介してチャンネル領域に入ら
ず、ゲート絶縁膜を介して側面へ拡散されるため、水素
化工程に時間が余分にかかり、かつこれによってデバイ
スの性能が低下する。
【０００９】
【発明が解決しようとする課題】本発明は、上記の従来
の技術の問題点を解決するためになされたもので、開口
率を大幅に向上させ液晶表示装置を提供するとともに、
その液晶表示装置の製造方法を提供することが目的であ
る。本発明の他の目的は、ゲートラインの抵抗を低くし
た液晶表示装置を提供し、かつその製造方法を提供する
ことである。
【００１０】
【課題を解決するための手段】本発明に従う液晶表示装
置は、基板上の第１領域にソース及びドレイン領域を有
する第１活性層と、基板上の第２領域に形成される第２
活性層と、第１活性層のソース領域とドレイン領域との
間に形成され、ゲートラインに接続されるように形成さ
れるゲート電極と、第１活性層のドレイン領域に接触さ
れて画素領域に形成される第１画素電極と、第２活性層
に接触されてゲート電極と連結されるように形成される
第２画素電極とを備えることを特徴とする。
【００１１】本発明の製造方法は、基板上の薄膜トラン
ジスタ領域に第１活性層を形成し、蓄積キャパシタ形成
領域に第２活性層を形成する段階と、第１、第２活性層
上に第１絶縁層を形成し、薄膜トランジスタ形成領域に
ゲート電極を形成する段階と、ゲート電極をマスクにし
て第１活性層に不純物をイオン注入して薄膜トランジス
タのソース領域とドレイン領域を形成する段階と、第１
活性層のドレイン領域と連結されるように第１画素電極
を形成し、第２活性層と連結され且つゲート電極と連結
されるように第２画素電極を形成する段階と、第１、第
２画素電極を含めた基板の全面に第２絶縁層を形成し、
第１活性層のソース領域に連結されるようにデータライ
ンを形成する段階と、データラインを含めた基板の全面
に第３絶縁層を形成し、ゲート電極と連結されるように
ゲートラインを形成する段階と、ゲートラインを含めた
基板の全面に保護膜を形成する段階と、を備える。
【００１２】本発明のさらに他の液晶表示装置は、基板
上の第１領域にソース領域及びドレイン領域を有する第
１活性層と、基板上の第２領域に形成される第２活性層
と、第１活性層のソース領域とドレイン領域との間に形
成され、ゲートラインに接続されるように形成されるゲ
ート電極と、第１活性層のドレイン領域に接続されて画
素領域に形成される第１画素電極と、第２活性層に接続
されてデータライン領域に形成される第２画素電極とを
備えることを特徴とする。
【００１３】本発明のさらに他の製造方法は、基板上の
薄膜トランジスタ領域に第１活性層を形成し、蓄積キャ
パシタ形成領域に第２活性層を形成する段階と、第１、
第２活性層上に第１絶縁層を形成し、薄膜トランジスタ
領域にゲート電極を形成する段階と、ゲート電極をマス
クにして第１活性層に不純物をイオン注入して薄膜トラ
ンジスタのソース領域とドレイン領域を形成する段階
と、第１活性層のドレインと連結されるように第１画素
電極を形成し、第２活性層の所定領域と連結されるよう
に第２画素電極を形成する段階と、第１、第２画素電極
を含めた基板の全面に第２絶縁層を形成し、第１活性層
のソース領域と連結され且つ第２画素電極と一体型でデ
ータラインを形成する段階と、データラインを含めた基
板の全面に第３絶縁層を形成し、ゲート電極と連結され
るようにゲートラインを形成する段階と、ゲートライン
を含めた基板の全面に保護膜を形成する段階とを備える
ことを特徴とする。
【００１４】
【発明の実施の形態】以下、本発明の実施形態の液晶表
示装置及びその製造方法を添付図面に基づき詳細に説明
する。図５は、本発明の第１の実施の形態の液晶表示装
置の回路図（あ）とレイアウト図（ｂ）であり、図６、
７は、図５ｂのII−II及びIII−III線上の液晶表示装置
の製造工程を示す工程断面図である。そして、図８は、
本発明の第２の実施の形態による液晶表示装置のレイア
ウト図で、図９、１０は、図８のIV−IV、Ｖ−Ｖ、VI−
VI線上の液晶表示装置の製造工程を示す工程断面図であ
る。
【００１５】本発明の液晶表示装置の構造を図５に示
す。一定間隔で複数のゲートライン４１が配置され、ゲ
ートライン４１と直角に交差するように一定間隔で複数
のデータライン３８が配置されている。このゲートライ
ン４１とデータライン３８とで囲まれた矩形の形状の一
隅の基板上にゲートライン４１に沿って第１活性層３１
が形成され、かつ前記第１活性層３１が近くに形成され
たゲートライン４１と対向しているゲートラインに沿っ
て第２活性層３１’が形成されている。第２活性層３
１’はその一部がゲートラインに延びる突出部分を備え
ている。第１活性領域３１は薄膜トランジスタ領域であ
り、そこにソース領域とドレイン領域を有する。一方、
第２活性領域３１’は蓄積キャパシタの形成される領域
である。第１活性層３１のソース領域とドレイン領域と
の間には、ゲート電極３３が形成され、そのゲート電極
はゲートライン４１に連結されている。このゲート電極
３３はゲートラインの領域に形成された矩形の形状のほ
ぼ中央部分が第１活性領域内に延びている。このゲート
電極３３とゲートライン４１とは互いに異なる物質で形
成される。この第１活性層３１のドレイン領域に一部が
接触するように第１画素電極３５が形成されている。図
示のように、この第１画素領域３５は、第１活性領域が
形成されている隅部分を除いた、ほぼゲートライン４１
とデータライン３８とで囲まれた矩形領域である。そし
てその周辺部はそれぞれのラインにわずかにかかってい
る。この第１画素電極３１の図面上下側の辺に沿って、
第２活性層３１’の突出した部分のほぼ先端部分に連結
されると共に、ゲート電極３３にも連結されるようにし
て第２画素電極３５’がゲートラインの領域にほぼ長方
形の形状に形成される。この第２画素電極３５’はゲー
トライン４１の下側に位置し、この第２画素電極３５’
によりゲート電極３３と蓄積キャパシタの形成される第
２活性層３１’とが互いに連結される。
【００１６】以下、このような構成を有する本発明の第
１の実施の形態に従う液晶表示装置の製造方法を説明す
る。まず、図６ａに示すように、ガラス又は水晶のよう
な透明絶縁基板３０上の薄膜トランジスタ領域に第１活
性層３１を、画素領域に第２活性層３１’を形成し所定
の形状にパターニングする。そして、第１及び第２活性
層３１、３１’上の全面にゲート絶縁膜３２を形成す
る。次いで、図６ｂに示すように、ゲート絶縁膜３２を
含めた基板３０の全面に第１ゲート電極物質を堆積し、
パターニングしてゲート電極３３を形成する。このと
き、第１ゲート電極物質はＢ或いはＰなどの不純物の含
有される多結晶シリコンを使用する。このような多結晶
シリコンでゲート電極３３を形成する理由は、水素化工
程（薄膜トランジスタの性能を向上させるために水素を
活性層に入れ込む工程）を容易に行うためである。そし
て、ゲート電極３３をマスクにして第１活性層３１に不
純物（Ｐ或いはＢ）をイオン注入してソース領域とドレ
イン領域を形成する。このとき、蓄積キャパシタが形成
される部分の第２活性層３１’内にも自動的に不純物イ
オンが注入されて、蓄積キャパシタの下部電極が形成さ
れる。その後、第１及び第２活性層３１、３１’に注入
された不純物イオンを熱処理して活性化させる。
【００１７】次いで、図６ｃに示すように、第１活性層
３１のドレイン領域の上のゲート絶縁膜３２及び蓄積キ
ャパシタの形成される第２活性層３１’の上のゲート絶
縁膜３２の一部分を除去して、第１、第２接触ホール３
４、３４’を形成する。そして、図６ｄに示すように、
ＩＴＯ(Indium Tin Oxide)のような透明な電導性物質を
堆積し、パターニングして第１接触ホール３４を介して
第１活性層３１のドレイン領域と連結されるように第１
画素電極３５を形成する。同時に、第２接触ホール３
４’を介して蓄積キャパシタの形成される第２活性層３
１’と連結され、かつゲート電極３３と連結されるよう
にパターニングして第２画素電極３５’を形成する。
【００１８】次いで、図７ｅに示すように、第１及び第
２画素電極３５、３５’を含めた基板３０の全面に第１
層間絶縁膜３６を堆積し、その第１層間絶縁膜３６とゲ
ート絶縁膜３２を選択的に除去して第１活性層３１のソ
ース領域を露出するように第３接触ホール３７を形成す
る。そして、図７ｆに示すように、第１層間絶縁膜３６
を含めた基板３０の全面に金属を堆積し、パターニング
して第３接触ホール３７を介して第１活性層３１と連結
されるようにデータライン３８を形成する。次いで、デ
ータライン３８を含めた基板３０の全面に第２層間絶縁
膜３９を堆積し、第１及び第２層間絶縁膜３６、３９を
選択的に除去してゲート電極３３を露出するように第４
接触ホール４０を形成する。
【００１９】そして、図７ｇに示すように、第２層間絶
縁膜３９を含めた基板３０の全面に第２ゲート電極物質
を堆積し、パターニングして第４接触ホール４０を介し
てゲート電極３３と連結されるようにゲートライン４１
を形成する。このゲートライン４１には、抵抗が非常に
低い金属系物質を使用する。次いで、第１及び第２活性
層３１、３１’の内部の種々の欠陥を無くして薄膜トラ
ンジスタの性能を向上させるための水素化工程を行い、
ゲートライン４１を含めた基板３０の全面に保護膜４２
を形成する。
【００２０】次に、以下に本発明の第２の実施の形態の
液晶表示装置を説明する。図８に示すように、本実施形
態の液晶表示装置の構造は、一定間隔で複数のゲートラ
イン７１が形成され、ゲートライン７１と直交するよう
に複数のデータライン６８が形成される。そして、ゲー
トライン７１とデータライン６８との形成された基板上
の薄膜トランジスタ領域にソース領域とドレイン領域を
有する第１活性層６１が先の実施形態と同じように形成
され、かつ画素領域のゲートラインに沿った蓄積キャパ
シタ形成領域に第２活性層６１’が長方形に形成され
る。第１活性層６１のソース領域とドレイン領域との間
とゲートライン７１とを結ぶようにゲート電極６３が形
成される。ゲート電極がゲートラインと電気的に接続さ
れるのはいうまでもない。このゲート電極６３とゲート
ライン７１とは互いに異なる物質で形成される。そし
て、第１活性層６１のドレイン領域に接触されて画素領
域に第１画素電極６５が形成され、第２活性層６１’に
接触されてデータライン６８領域の下側でデータライン
に沿って第２画素電極６５’が形成される。
【００２１】以下、このような構成を有する本発明の第
２の実施の形態の液晶表示装置の製造方法を説明する。
まず、図９ａに示すように、ガラス或いは水晶のような
透明絶縁基板６０上の薄膜トランジスタ領域に第１活性
層６１を形成し、蓄積キャパシタが形成される領域に第
２活性層６１’を形成して、それぞれ所定の形状にパタ
ーニングする。そして、第１及び第２活性層６１、６
１’上の全面にゲート絶縁膜６２を形成する。次いで、
図９ｂに示すように、ゲート絶縁膜６２を含めた基板６
０の全面に第１ゲート電極物質を堆積し、パターニング
してゲート電極６３を形成する。この際、第１ゲート電
極物質は、Ｂ或いはＰ等の不純物の含有される多結晶シ
リコンを使用する。このように多結晶シリコンでゲート
電極６３を形成する理由は、水素化工程を容易に行うた
めである。そして、ゲート電極６３をマスクにして不純
物（Ｐ或いはＢ）をイオン注入して第１活性層６１に薄
膜トランジスタのソース領域とドレイン領域を形成す
る。同時に、第２活性層６１’内にも不純物が自動的に
注入されて蓄積キャパシタの下部電極が形成される。
【００２２】次いで、図９ｃに示すように、第１活性層
６１のドレイン領域の上のゲート絶縁膜６２及び蓄積キ
ャパシタの形成される第２活性層６１’の上のゲート絶
縁膜６２の一部分を除去して、第１及び第２接触ホール
６４、６４’を形成する。そして、図９ｄに示すよう
に、ＩＴＯのような透明電導性物質を堆積し、パターニ
ングして、第１接触ホール６４を介して第１活性層６１
のドレイン領域と連結されるように第１画素電極６５を
形成すると共に、第２接触ホール６４’を介して蓄積キ
ャパシタの形成される第２活性層６１’と連結されるよ
うに第２画素電極６５’を形成する。
【００２３】次いで、図１０ｅに示すように、第１及び
第２画素電極６５、６５’を含めた基板６０の全面に第
１層間絶縁膜６６を堆積し、その第１層間絶縁膜６６と
ゲート絶縁膜６２とを選択的に除去して、第１活性層６
１のソース領域が露出されて第３接触ホール６７が形成
されるようにパターニングする。そして、図１０ｆに示
すように、第１層間絶縁膜６６を含めた基板６０の全面
に金属を堆積し、パターニングして第３接触ホール６７
を介して第１活性層６１と連結されるようにデータライ
ン６８を形成する。次いで、データライン６８を含めた
基板６０の全面に第２層間絶縁膜６９を堆積し、第１及
び第２層間絶縁膜６６、６９を選択的に除去してゲート
電極６３が露出されるように第４接触ホール７０を形成
する。
【００２４】そして、図１０ｇに示すように、第２層間
絶縁膜６９を含めた基板６０の全面に第２ゲート電極物
質を堆積し、パターニングして第４接触ホール７０を介
してゲート電極６３と連結されるようにゲートライン７
１を形成する。このとき、ゲートライン７１は、抵抗が
非常に低い金属系物質を使用する。次いで、図１０ｈに
示すように、第１及び第２活性層６１、６１’の内部の
種々の欠陥を無くして薄膜トランジスタの性能を向上さ
せるための水素化工程を行い、ゲートライン７１を含め
た基板６０の全面に保護膜７２を形成する。
【００２５】
【発明の効果】上述したように、本発明に従う液晶表示
装置は以下のような効果を有する。蓄積キャパシタ領域
をトランジスタ領域と分離したので、蓄積キャパシタを
活性層・ゲート絶縁膜・画素電極で構成でき、したがっ
て、蓄積キャパシタが透明となり、開口率が向上し、高
画質を有する液晶表示装置となる。薄膜トランジスタの
ゲート電極を不純物の含有される多結晶シリコンで形成
し、ゲートラインは抵抗が非常に低い金属系物質を使用
することにより、ゲートラインの抵抗を大幅に低くした
ので、高密度、高画質の液晶表示装置となる。薄膜トラ
ンジスタのゲート電極を多結晶シリコンで形成するた
め、水素化工程時に、水素がゲート電極を介して垂直に
拡散され、水素化が容易である。また、本発明の製造方
法によれば、上記した開口率を高め、高密度、高画質と
した液晶表示装置を製造することができる。さらに、本
発明製造方法は、薄膜トランジスタのソース／ドレイン
領域を決めるとき、自動的に蓄積キャパシタの下部電極
領域が形成される。
【図面の簡単な説明】
【図１】一般的な液晶表示装置の回路図、
【図２】従来の技術に従う液晶表示装置のレイアウト
図、
【図３】図２のＩ−Ｉ線上の液晶表示装置の製造工程を
示す工程断面図、
【図４】図２のＩ−Ｉ線上の液晶表示装置の製造工程を
示す工程断面図、
【図５】ａは本発明の第１の実施の形態に従う液晶表示
装置の回路図、ｂは本発明の第１の実施の形態に従う液
晶表示装置のレイアウト図、
【図６】図５ｂのII−II及びIII−III線上の液晶表示装
置の製造工程を示す工程断面図、
【図７】図５ｂのII−II及びIII−III線上の液晶表示装
置の製造工程を示す工程断面図、
【図８】本発明の第２の実施の形態に従う液晶表示装置
のレイアウト図、
【図９】図８のIV−IV、Ｖ−Ｖ、VI−VI線上の液晶表示
装置の製造工程を示す工程断面図である。
【図１０】図８のIV−IV、Ｖ−Ｖ、VI−VI線上の液晶表
示装置の製造工程を示す工程断面図である。
【符号の説明】
３１ 第活性領域、３１’ 第２活性領域、３３ ゲー
ト電極、３５ 第１画素電極、３５’ 第２画素電極、
３８ データライン、４１ ゲートライン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−18921（ＪＰ，Ａ) 特開 平４−46321（ＪＰ，Ａ) 特開 平３−89324（ＪＰ，Ａ) 特開 昭63−70832（ＪＰ，Ａ) 特開 平６−250223（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G09F 9/30 338

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 互いに直交する複数個のゲートラインと
    データラインによりマトリックス状に配置される複数個
    の画素領域を有する液晶表示装置において、 基板上の第１領域に形成され、ソース領域とドレイン領
    域を有する第１活性層と、 前記基板上の第２領域に形成される第２活性層と、 前記第１活性層のソース領域とドレイン領域との間に形
    成され、前記ゲートラインに接続されて形成されるゲー
    ト電極と、 前記第１活性層のドレイン領域に一部を連結して画素領
    域に形成される第１画素電極と、 前記第２活性層に接続されて前記ゲート電極と連結され
    るように形成される第２画素電極と、 を備え、 前記第１領域は薄膜トランジスタ形成領域であり、前記
    第２領域は蓄積キャパシタ形成領域であり、そして前記
    ゲート電極と前記ゲートラインとは互いに異なる物質で
    形成される ことを特徴とする液晶表示装置。
  2. 【請求項２】 前記第２画素電極は前記ゲートラインの
    下側に位置することを特徴とする請求項１に記載の液晶
    表示装置。
  3. 【請求項３】 前記第２画素電極は前記ゲートラインと
    重なることを特徴とする請求項１に記載の液晶表示装
    置。
  4. 【請求項４】 互いに直交する複数個のゲートラインと
    データラインによりマトリックス状に配置される複数個
    の画素領域を有する液晶表示装置において、 基板上の第１領域に形成され、ソース領域とドレイン領
    域を有する第１活性層と、 前記基板上の第２領域に形成される第２活性層と、 前記第１活性層のソース領域とドレイン領域との間に形
    成され、前記ゲートラインに接続されるように形成され
    るゲート電極と、 前記第１活性層のドレイン領域に一部が連結されて、前
    記画素領域に形成される第１画素電極と、 前記第２活性層に接続され、前記データラインの領域に
    形成される第２画素電極と、 を備え、 前記第１領域は薄膜トランジスタ形成領域であり、前記
    第２領域は蓄積キャパシタ形成領域であり、そして前記
    ゲート電極と前記ゲートラインとは互いに異なる物質で
    形成される ことを特徴とする液晶表示装置。
  5. 【請求項５】 薄膜トランジスタ及び蓄積キャパシタを
    有する液晶表示装置の製造方法において、 基板上の薄膜トランジスタ領域に第１活性層を形成し、
    蓄積キャパシタ形成領域に第２活性層を形成する段階
    と、 前記第１、第２活性層上に第１絶縁層を形成し、前記薄
    膜トランジスタ形成領域にゲート電極を形成する段階
    と、 前記ゲート電極をマスクにして第１活性層に不純物をイ
    オン注入して薄膜トランジスタのソース領域とドレイン
    領域を形成する段階と、 前記第１活性層のドレイン領域と一部が連結されるよう
    に第１画素電極を形成し、前記第２活性層と連結され且
    つゲート電極と連結されるように第２画素電極を形成す
    る段階と、 前記第１、第２画素電極を含めた基板の全面に第２絶縁
    層を形成し、前記第１活性層のソース領域に連結される
    ようにデータラインを形成する段階と、 前記データラインを含めた基板の全面に第３絶縁層を形
    成し、前記ゲート電極と連結されるようにゲートライン
    を形成する段階と、 前記ゲートラインを含めた基板の全面に保護膜を形成す
    る段階と、 を備えることを特徴とする液晶表示装置の製造方法。
  6. 【請求項６】 前記ゲート電極は、不純物の含有される
    多結晶シリコンを使用することを特徴とする請求項５に
    記載の液晶表示装置の製造方法。
  7. 【請求項７】 前記ゲートラインはメタルを使用するこ
    とを特徴とする請求項５に記載の液晶表示装置の製造方
    法。
  8. 【請求項８】 基板上の薄膜トランジスタ領域に第１活
    性層を形成し、蓄積キャパシタ形成領域に第２活性層を
    形成する段階と、 前記第１、第２活性層上に第１絶縁層を形成し、前記薄
    膜トランジスタ領域にゲート電極を形成する段階と、 前記ゲート電極をマスクにして第１活性層に不純物をイ
    オン注入して薄膜トランジスタのソース領域とドレイン
    領域を形成する段階と、 前記第１活性層のドレインと一部が連結されるように第
    １画素電極を形成し、前記第２活性層の所定領域と連結
    されるように第２画素電極を形成する段階と、 前記第１、第２画素電極を含めた基板の全面に第２絶縁
    層を形成し、前記第１活性層のソース領域と連結され且
    つ第２画素電極と一体型にデータラインを形成する段階
    と、 前記データラインを含めた基板の全面に第３絶縁層を形
    成し、前記ゲート電極と連結されるようにゲートライン
    を形成する段階と、 前記ゲートラインを含めた基板の全面に保護膜を形成す
    る段階と、 を備えることを特徴とする液晶表示装置の製造方法。
JP09230798A 1996-08-31 1997-08-27 液晶表示装置及びその製造方法 Expired - Fee Related JP3116221B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR37539/1996 1996-08-31
KR1019960037539A KR100209620B1 (ko) 1996-08-31 1996-08-31 액정 표시 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
JPH1096962A JPH1096962A (ja) 1998-04-14
JP3116221B2 true JP3116221B2 (ja) 2000-12-11

Family

ID=19472283

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09230798A Expired - Fee Related JP3116221B2 (ja) 1996-08-31 1997-08-27 液晶表示装置及びその製造方法

Country Status (3)

Country Link
US (1) US6067132A (ja)
JP (1) JP3116221B2 (ja)
KR (1) KR100209620B1 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3634089B2 (ja) 1996-09-04 2005-03-30 株式会社半導体エネルギー研究所 表示装置
JP3973787B2 (ja) * 1997-12-31 2007-09-12 三星電子株式会社 液晶表示装置及びその製造方法
US6593592B1 (en) * 1999-01-29 2003-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having thin film transistors
US6531713B1 (en) * 1999-03-19 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and manufacturing method thereof
US7122835B1 (en) 1999-04-07 2006-10-17 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device and a method of manufacturing the same
TW444257B (en) * 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
JP3844913B2 (ja) * 1999-06-28 2006-11-15 アルプス電気株式会社 アクティブマトリックス型液晶表示装置
JP4700156B2 (ja) * 1999-09-27 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
KR100583979B1 (ko) * 2000-02-11 2006-05-26 엘지.필립스 엘시디 주식회사 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치
US7023021B2 (en) 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6789910B2 (en) 2000-04-12 2004-09-14 Semiconductor Energy Laboratory, Co., Ltd. Illumination apparatus
JP5148032B2 (ja) * 2000-08-09 2013-02-20 株式会社ジャパンディスプレイイースト アクティブマトリクス型表示装置
TWI245957B (en) * 2000-08-09 2005-12-21 Hitachi Ltd Active matrix display device
KR20020091688A (ko) * 2001-05-31 2002-12-06 주식회사 현대 디스플레이 테크놀로지 박막트랜지스터 액정표시소자 및 그의 제조방법
KR100433209B1 (ko) * 2001-06-25 2004-05-27 엘지.필립스 엘시디 주식회사 액정표시장치의 어래이 기판 및 그 제조방법
JP4305811B2 (ja) * 2001-10-15 2009-07-29 株式会社日立製作所 液晶表示装置、画像表示装置およびその製造方法
JP3872377B2 (ja) * 2002-04-30 2007-01-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 画像表示素子および画像表示装置
KR100623232B1 (ko) 2003-11-29 2006-09-18 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
US7675582B2 (en) 2004-12-03 2010-03-09 Au Optronics Corporation Stacked storage capacitor structure for a thin film transistor liquid crystal display
KR20060114742A (ko) * 2005-05-02 2006-11-08 삼성전자주식회사 액정표시장치 및 그 제조방법
JP2009168832A (ja) * 2006-04-28 2009-07-30 Sharp Corp 液晶表示装置及びその製造方法
CN100429765C (zh) * 2006-12-04 2008-10-29 友达光电股份有限公司 薄膜晶体管阵列基板及其制造方法
WO2008136158A1 (ja) * 2007-04-24 2008-11-13 Sharp Kabushiki Kaisha 表示装置用基板、表示装置及び配線基板
KR20090022116A (ko) * 2007-08-29 2009-03-04 삼성전자주식회사 표시 기판 및 이를 구비한 표시 패널
CN101957530B (zh) 2009-07-17 2013-07-24 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
WO2011048945A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
KR102500983B1 (ko) 2010-02-26 2023-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
JP5766481B2 (ja) * 2011-03-29 2015-08-19 株式会社Ｊｏｌｅｄ 表示装置および電子機器
CN103094354B (zh) * 2013-01-28 2015-08-12 合肥京东方光电科技有限公司 阵列基板及其制造方法、显示装置
KR101844284B1 (ko) 2013-10-07 2018-04-02 엘지디스플레이 주식회사 표시장치 및 그의 제조방법
KR102042484B1 (ko) 2017-03-31 2019-11-19 주식회사 선우씨앤에스 건축물 상층바닥 축조를 위한 거푸집의 받침목 브래킷

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0816756B2 (ja) * 1988-08-10 1996-02-21 シャープ株式会社 透過型アクティブマトリクス液晶表示装置
US5212574A (en) * 1989-07-05 1993-05-18 Sharp Kabushiki Kaisha Active matrix board having double-layer scan lines and capacity lines with discontinuous lower scan lines and lower capacity lines
JPH0830825B2 (ja) * 1990-04-20 1996-03-27 シャープ株式会社 アクティブマトリクス表示装置
JP3226223B2 (ja) * 1990-07-12 2001-11-05 株式会社東芝 薄膜トランジスタアレイ装置および液晶表示装置
JP2797972B2 (ja) * 1994-06-28 1998-09-17 日本電気株式会社 アクティブマトリクス型液晶表示装置
KR100303134B1 (ko) * 1995-05-09 2002-11-23 엘지.필립스 엘시디 주식회사 액정표시소자및그제조방법.
KR100213969B1 (ko) * 1996-03-15 1999-08-02 구자홍 액티브 매트릭스의 제조방법 및 구조

Also Published As

Publication number Publication date
US6067132A (en) 2000-05-23
JPH1096962A (ja) 1998-04-14
KR100209620B1 (ko) 1999-07-15
KR19980017723A (ko) 1998-06-05

Similar Documents

Publication Publication Date Title
JP3116221B2 (ja) 液晶表示装置及びその製造方法
US7888678B2 (en) Thin film array panel and manufacturing method thereof
US7021983B2 (en) Circuit array substrate for display device and method of manufacturing the same
JPH1062819A (ja) 液晶表示装置及びその製造方法
JP3072593B2 (ja) 液晶表示装置の製造方法
JPH09230362A (ja) 液晶表示装置
JP2003140189A (ja) 液晶ディスプレイ装置用アレー基板及びその製造方法
US5751020A (en) Structure of a liquid crystal display unit having exposed channel region
JP2002303877A (ja) 液晶表示装置用アレー基板とその製造方法
KR100364771B1 (ko) 액정표시장치의구조및제조방법
US7462516B2 (en) Liquid crystal display and method of manufacturing the same
JPH02196222A (ja) アクティブマトリクス基板の製造方法
KR100209623B1 (ko) 액정표시장치 및 그 제조방법
KR100223879B1 (ko) 액정표시장치 및 그 제조방법
KR100267995B1 (ko) 액정표시장치 및 그 제조방법
KR20000002472A (ko) 액정표시장치 제조방법
KR100209622B1 (ko) 액정표시장치 및 그 제조방법
US7006166B2 (en) Liquid crystal display having a member for preventing electrical shorting
KR100209621B1 (ko) 액정표시장치 및 그 제조방법
KR100267994B1 (ko) 액정표시장치의제조방법
KR19990017668A (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 제조 방법
JPH04217230A (ja) 液晶表示素子およびその製造方法
KR100223898B1 (ko) 액정표시장치 및 그 제조방법
KR100267980B1 (ko) 액정표시장치및그제조방법
KR100546960B1 (ko) 액정 표시 장치용 어레이 기판 및 그의 제조 방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20000815

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071006

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081006

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091006

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091006

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101006

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111006

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121006

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131006

Year of fee payment: 13

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees