JP2005501448A5 - - Google Patents

Claims (29)

1. 複数の内容アドレス・メモリ・ブロックと、
   複数のフィルタ回路とを備え、複数のフィルタ回路はそれぞれ、複数の内容アドレス・メモリ・ブロックのうちの対応する１つに結合され、複数のフィルタ回路はそれぞれ、共通入力ストリングを受信し、フィルタ処理されたコンパランド・ストリングを複数の内容アドレス・メモリ・ブロックのうちの対応する１つに送信するように構成されており、その複数のフィルタ回路はそれぞれ、共通入力ストリングを受信するように構成されているクロスバ・スイッチを備え、さらに、複数のフィルタ回路はそれぞれクロスバ・スイッチに結合されたプログラミング回路を備え、プログラミング回路は、フィルタ・データを受信して、共通入力ストリングからフィルタ処理されたコンパランド・ストリングを生成するようにクロスバ・スイッチをプログラムする構成とされている装置。
2. 複数の内容アドレス・メモリ・ブロックは、同時ルックアップを実行するように構成されている請求項１に記載の装置。
3. プログラミング回路は、
   クロスバ・スイッチに結合されたデータ・ジェネレータと、
   データ・ジェネレータに結合され、フィルタ・データを格納するブロック・フィルタ・レジスタと、
   クロスバ・スイッチに結合されたアドレス・ジェネレータとを備える請求項１に記載の装置。
4. データ・ジェネレータは、
   ブロック・フィルタ・レジスタに結合されたシフト・レジスタと、
   シフト・レジスタに結合された論理回路とを備える請求項３に記載の装置。
5. シフト・レジスタは複数のビット位置を持ち、シフト・レジスタは、フィルタとクロック信号に基づき複数のビット位置を通じて所定のビット値をシフトするように構成されている請求項４に記載の装置。
6. 論理回路は、シフト・レジスタの複数のビット位置からビット値を受け取り、クロック信号に基づきビット値を出力するように構成されている請求項７に記載の装置。
7. データ・ジェネレータは、
   第１のシフト・レジスタと、
   複数のビット位置を持つ第２のシフト・レジスタと、
   第１のシフト・レジスタに結合され、フィルタ・データを受け取るためブロック・フィルタ・レジスタに結合され、第２のシフト・レジスタを通じて所定のビット値のシフト動作を制御するため第２のシフト・レジスタに結合され、その第２のシフト・レジスタがフィルタ・データとクロック信号に基づき複数のビット位置を通じて所定のビット値をシフトするように構成されているワイヤード論理ゲートと、
   第２のシフト・レジスタの出力を受け取り、その出力をバッファ書き込み回路に送るように結合されている論理回路とを備える請求項３に記載の装置。
8. ブロック・フィルタ・レジスタは、複数行、単一列のランダム・アクセス・メモリである請求項３に記載の装置。
9. アドレス・ジェネレータが、
   制御入力とカウンタ出力を備えるカウンタと、
   カウンタの出力とクロスバ・スイッチに結合されたデコーダとを備える請求項３に記載の装置。
10. さらに、出力がカウンタの制御入力に結合され、複数の入力がデータ・ジェネレータに結合されているＯＲ回路を備える請求項９に記載の装置。
11. アドレス・ジェネレータはシフト・レジスタを備える請求項３に記載の装置。
12. さらに、アドレス・ジェネレータは、出力がシフト・レジスタに結合され、複数の入力がデータ・ジェネレータに結合されているＯＲ回路を備える請求項１１に記載の装置。
13. 複数の内容アドレス・メモリ・ブロックと、
    複数のフィルタ回路とを備え、複数のフィルタ回路はそれぞれ、複数の内容アドレス・メモリ・ブロックのうちの対応する１つに結合され、複数のフィルタ回路はそれぞれ、共通入力ストリングを受信し、フィルタ処理されたコンパランド・ストリングを複数の内容アドレス・メモリ・ブロックのうちの対応する１つに送信するように構成されており、複数のフィルタ回路はそれぞれ、
    共通入力ストリングを受け取るように構成されているクロスバ・スイッチと、
    クロスバ・スイッチに結合されたプログラミング回路とを備え、そのプログラミング回路は、フィルタ・データを受け取って、共通入力ストリングからフィルタ処理されたコンパランド・ストリングを生成するようにクロスバ・スイッチをプログラムする構成であり、プログラミング回路は、
    クロスバ・スイッチに結合されたバッファ書き込み回路と、
    バッファ書き込み回路に結合されたデータ・ジェネレータと、
    データ・ジェネレータに結合され、クロスバ・スイッチ内の接続を確立するためにビット・データ・パターンを格納するブロック・フィルタ・レジスタと、
    クロスバ・スイッチに結合されたアドレス・ジェネレータとを備え、アドレス・ジェネレータは、
    制御入力とカウンタ出力を備えるカウンタと、
    カウンタの出力とクロスバ・スイッチに結合されたデコーダと、
    出力がカウンタの制御入力に結合され、複数の入力がデータ・ジェネレータに結合されているＯＲ回路とを備える装置。
14. 複数のフィルタ回路がプログラム可能である請求項１３に記載の装置。
15. 共通入力ストリングをフィルタ処理し、第１のフィルタ処理されたストリングとその第１のフィルタ処理されたストリングとは異なる第２のフィルタ処理されたストリングを生成するステップと、
    第１フィルタ処理されたストリングを圧縮するステップであって、第１フィルタ処理されたストリングが複数のビット位置を有し、圧縮することが、格納された連続したビット位置を持つコンパランド・ストリングを生成するために互いに対してビット位置をシフトさせることを含む圧縮するステップと、
    それぞれ第１のフィルタ処理されたストリングと第２のフィルタ処理されたストリングを使用してそれぞれ第１の内容アドレス・メモリ・ブロックと第２の内容アドレス・メモリ・ブロック内でルックアップを実行するステップと
    を含む方法。
16. 複数のルックアップを同時実行する請求項１５に記載の方法。
17. 共通入力ストリングをフィルタ処理して第１のフィルタ処理されたストリングと第２のフィルタ処理されたストリングを生成するステップを異なるフィルタ処理回路を使用して同時実行する請求項１５に記載の方法。
18. 圧縮するステップはさらに、第１のフィルタ処理されたストリングと第２のフィルタ処理されたストリングのビット位置を下位ビット位置にシフトするステップを含んでいる請求項３７に記載の方法。
19. 第１のフィルタ処理されたストリングはクロスバ・スイッチによりフィルタ処理される請求項１８に記載の方法。
20. さらに、クロスバ・スイッチをプログラムするステップを含んでいる請求項１９に記載の方法。
21. プログラムするステップは、
    （ａ）共通入力ストリングのビット位置と第１のフィルタ処理されたストリングのビット位置との間の接続が確立されるかどうかを判定するステップと、
    （ｂ）ステップ（ａ）での判定に基づいてクロスバ・スイッチ内の接続を確立するステップと、
    （ｃ）ステップ（ｂ）で接続が確立された場合に共通入力ストリングの次のビット位置に順次進むステップと、
    （ｄ）ステップ（ｂ）で接続が確立されていない場合に共通入力ストリングの次のビット位置に順次進まないステップとを含んでいる請求項２０に記載の方法。
22. さらに、ステップ（ａ）から（ｄ）までを繰り返すステップを含んでいる請求項２１に記載の方法。
23. さらに、共通入力ストリングから第１のフィルタ処理されたストリングと第２のフィルタ処理されたストリングを生成するように第１のフィルタ回路と第２のフィルタ回路をプログラムするステップを含んでいる請求項１５に記載の方法。
24. プログラムするステップはフィルタ処理の前に実行される請求項２３に記載の方法。
25. 共通入力ストリングをフィルタ処理し、第１のフィルタ処理されたストリングとその第１のフィルタ処理されたストリングとは異なる第２のフィルタ処理されたストリングを生成する手段と、
    第１のフィルタ処理されたストリングと第２のフィルタ処理されたストリングを圧縮する手段と、
    それぞれ第１のフィルタ処理されたストリングと第２のフィルタ処理されたストリングを使用してそれぞれ第１の内容アドレス・メモリ・ブロックと第２の内容アドレス・メモリ・ブロック内のルックアップを実行する手段と
    を備える装置。
26. さらに、ルックアップを同時実行する手段を備える請求項２５に記載の装置。
27. さらに、ビット位置が連続して埋められているコンパランド・ストリングを生成する手段を備える請求項２５に記載の装置。
28. 第１のコンパランドの第１の入力ビットを第１のビット位置から第２のコンパランドの異なるビット位置に移動させる手段と、
    第２のコンパランドを第１の内容アドレス・メモリ・ブロックの第１の内容アドレス・メモリ・アレイに格納されているデータと比較する手段とを備える装置。
29. さらに、
    第１のコンパランドの第２の入力ビットを第２のビット位置から第３のコンパランドの異なるビット位置に移動させる手段と、
    第３のコンパランドを第２の内容アドレス・メモリ・ブロックの第２の内容アドレス・メモリ・アレイに格納されているデータと比較する手段とを備える請求項２８に記載の方法。