JP2005309767A - 電源制御装置、電子機器、及び携帯電話端末 - Google Patents

Abstract

【課題】 ＣＰＵのリセット解除とパワーオンのタイミングを、アルミ修正によらずに容易に変更可能にする。
【解決手段】 電圧検出器２０はバッテリ１０からの電源供給の開始を検出する。カウンタ２２は、電圧検出器２０が電源供給の開始を検出すると、ＲＴＣのクロックのカウントを開始する。比較器２６は、ＭＯＮＯＳ２３が記憶しているカウント値Ｍと、カウンタ２２のカウント値を比較し、それらが一致したときＣＰＵリセット解除信号を出力する。比較器２７は、ＭＯＮＯＳ２４が記憶しているカウント値Ｎと、カウンタ２２のカウント値を比較し、それらが一致したとき、ＣＰＵ１２のＩ／Ｏ電源を出力するレギュレータ３０をパワーオンさせる。
【選択図】 図１

Description

本発明は、電源投入時にＣＰＵ（中央処理ユニット）のリセット解除を行った後にそのＣＰＵ及びその他の各構成に電源を供給する電源制御装置、その電源制御装置を備えた電子機器及び携帯電話端末に関する。

従来より、ＣＰＵにより機器の動作制御等を行う電子機器において、例えばバッテリ装着時や電源コンセントの接続時のような電源投入の際には、パワーマネージメントＩＣがＣＰＵのリセット解除とレギュレータのパワーオンの制御を行っている。具体的に説明すると、電源投入時のパワーマネージメントＩＣは、その電源投入後の電圧値が、予め定められている所定電圧値以上になったことを検出すると、内蔵遅延回路による所定の設定時間経過後にＣＰＵのリセット解除を行い、さらにレギュレータをパワーオンさせてＣＰＵの内部メモリ等へのＩ／Ｏ電源を供給するような制御を行っている。

なお、特開平９−４４４６８号の公開特許公報（特許文献１）には、マイクロコンピュータの動作開始前に、そのマイクロコンピュータにて管理されるバックアップ用のハード回路の回路形態（ロジック）を設定する制御回路が開示されている。すなわちこの制御回路においては、ハード回路内に回路形態設定用の不揮発性メモリが設けられており、電源投入後にマイクロコンピュータが動作を開始する以前に、その不揮発性メモリの記憶データに従ってハード回路の回路形態を設定するようになされている。したがって、この制御回路によれば、マイクロコンピュータの動作開始前にハード回路の回路形態の設定を終了することができ、システムの誤動作防止と高速処理化を両立させることが可能となっている。

特開平９−４４４６８号公報（第１図）

ところで、従来のパワーマネージメントＩＣの場合、内蔵遅延回路の設定時間は固定時間となされており、当該設定時間を変更するためにはＩＣ内のアルミ配線パターンを修正すること（いわゆるアルミ修正）が必要となっている。したがって、例えばＣＰＵの仕様が変更されてリセット解除とパワーオンのタイミングの変更が必要になったような場合には、上記パワーマネージメントＩＣについてもアルミ修正等の仕様変更が必要となり、それらは機器のコスト増加と開発期間の長期化の要因の一つになっている。

なお、特許文献１に記載の技術の場合、マイクロコンピュータのリセット解除前に、バックアップ用のハード回路の回路形態の設定を終了することはできても、マイクロコンピュータのリセット解除とパワーオンのタイミングを変更するような用途には使用できない。

本発明は、このような実情に鑑みて提案されたものであり、ＣＰＵの仕様が変更されてリセット解除とパワーオンのタイミングの変更が必要になったような場合であっても、アルミ修正等によらずに、リセット解除とパワーオンのタイミングを容易に変更可能な電源制御装置、電子機器、及び携帯電話端末を提供することを目的とする。

本発明の電源制御装置は、電源供給の開始を検出する検出手段と、電源供給の開始が検出された後に、ＣＰＵのリセット解除のタイミングとＣＰＵへのＩ／Ｏ電源供給のタイミングのうち少なくとも一方のタイミングを決定するタイミング決定手段と、決定手段にて決定されるタイミングを制御するための制御値を記憶する書き換え可能な不揮発性記憶手段と、不揮発性記憶手段に記憶されている制御値を書き換えるための書換インターフェイス手段とを有することにより、上述した課題を解決する。

ここで、不揮発性記憶手段は、制御値として、ＣＰＵのリセット解除のタイミングを制御するための第１のカウント値と、ＣＰＵへのＩ／Ｏ電源供給のタイミングを制御するための第２のカウント値とを記憶しており、タイミング決定手段は、電源供給の開始が検出された後に基準クロックのカウントを開始するカウント手段と、不揮発性記憶手段が記憶している第１のカウント値とカウント手段からのカウント値とを比較する第１の比較手段と、不揮発性記憶手段が記憶している第２のカウント値とカウント手段からのカウント値とを比較する第２の比較手段とを備え、不揮発性記憶手段の第１のカウント値とカウント手段のカウント値との一致を第１の比較手段が検出したタイミングを、ＣＰＵのリセット解除のタイミングに決定し、不揮発性記憶手段の第２のカウント値とカウント手段のカウント値との一致を第２の比較手段が検出したタイミングを、ＣＰＵへのＩ／Ｏ電源供給のタイミングに決定する。

また、本発明の電子機器と携帯電話端末は、本発明の電源制御装置を搭載したことにより、上述した課題を解決する。

すなわち、本発明においては、ＣＰＵのリセット解除のタイミングとＣＰＵへのＩ／Ｏ電源供給のタイミングのうち少なくとも一方のタイミングを決定するための制御値を、書き換え可能な不揮発性記憶手段に記憶させているため、その不揮発性記憶手段が記憶している制御値を書き換えれば、リセット解除のタイミングとＩ／Ｏ電源供給のタイミングの少なくとも一方のタイミングを任意に変更することができるようになる。

本発明によれば、不揮発性記憶手段の制御値を書き換えることで、リセット解除のタイミングとＩ／Ｏ電源供給のタイミングのうち少なくとも一方のタイミングを変更できるため、例えば、ＣＰＵの仕様が変更されてリセット解除とパワーオンのタイミングの変更が必要になったような場合であっても、アルミ修正等によらずに、リセット解除とパワーオンのタイミングを容易に変更可能となっている。

以下、図面を参照しながら、本発明の電源制御装置、電子機器及び携帯電話端末が適用される実施形態について説明する。

〔パワーマネージメントＩＣの構成〕
図１には、本発明の電源制御装置の一実施形態であるパワーマネージメントＩＣ１１と、バッテリ１０の電源が当該パワーマネージメントＩＣ１１を介して供給されるＣＰＵ１２及びフラッシュメモリ１３とからなる構成例を示す。また、図２には、図１の各構成要素の動作タイミングチャートを示す。

バッテリ１０は、例えば着脱可能な電池であるとする。なお、パワーマネージメントＩＣ１１に電源を供給するのは、例えば交流電源を直流電源に変換するＡＣ／ＤＣ変換器であっても良い。

本実施形態において、上記バッテリ１０がパワーマネージメントＩＣ１１に接続されると、当該パワーマネージメントＩＣ１１の電圧検出器２０の入力端子の電圧は、図２の（ａ）に示すように徐々に上昇することになる。電圧検出器２０は、バッテリ１０からの電圧値を監視しており、図２の（ｂ）に示すように、当該バッテリ１０からの電圧値が所定の検出電圧に達する前にはＬ（ロー）レベルとなっており、バッテリ１０からの電圧値が所定の検出電圧に達したときＨ（ハイ）レベルに変化する電圧検出信号を出力する。電圧検出器２０からの電圧検出信号はカウンタ２２へ送られる。

また、第１のレギュレータ２９は、上記バッテリ１０がパワーマネージメントＩＣ１１に接続されると、図２の（ｃ）に示すような所定の電圧のコア電源をＣＰＵ１２へ供給する。

クロック発生器２１は、いわゆるＲＴＣ（リアルタイムクロック）であり、パワーマネージメントＩＣ１１にバッテリ１０が接続されると、図２の（ｄ）に示すようにクロック動作を開始する。このクロック発生器２１からのクロック信号は、カウンタ２２へ送られる。

カウンタ２２は、図２の（ｅ）に示すように、上記電圧検出器２０からの電圧検出信号がＨレベルになった後、クロック発生器２１からのクロック信号のカウントを開始する。このカウンタ２２からのカウント信号は、第１の比較器２６、第２の比較器２７、第３の比較器２８に送られる。

第１の比較器２６は、書き換え可能な不揮発性メモリである第１のＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）２３が記憶しているカウント値Ｍと、カウンタ２２からのカウント値とを比較し、図２の（ｆ）に示すように、カウンタ２２からのカウント値が第１のＭＯＮＯＳ２３のカウント値Ｍに達する前にはＬレベルとなり、カウンタ２２からのカウント値が第１のＭＯＮＯＳ２３のカウント値Ｍに達したときにＨレベルに変化する比較検出信号を出力する。本実施形態のパワーマネージメントＩＣ１１の場合、当該第１の比較器２６の比較検出信号がＨレベルになったとき、その信号はリセット解除信号としてＣＰＵ１２へ送られる。すなわち本実施形態において、第１の比較器２６の比較検出信号がＨレベルになったとき、ＣＰＵ１２のリセット解除が行われる。

第２の比較器２７は、書き換え可能な不揮発性メモリである第２のＭＯＮＯＳ２４が記憶しているカウント値Ｎ（Ｎ＞Ｍ）と、カウンタ２２からのカウント値とを比較し、図２の（ｇ）に示すように、カウンタ２２からのカウント値が第２のＭＯＮＯＳ２４のカウント値Ｎに達する前にはＬレベルとなり、カウンタ２２からのカウント値が第２のＭＯＮＯＳ２４のカウント値Ｎに達したときにＨレベルに変化する比較検出信号を出力する。当該第２の比較器２７の比較検出信号がＨレベルになったとき、その信号はパワーオン信号として第２のレギュレータ３０へ送られる。

第２のレギュレータ３０は、第２の比較器２７からパワーオン信号が供給されると（比較検出信号がＨレベルになったとき）、図２の（ｈ）に示すように、所定の電圧のＩ／Ｏ電源をＣＰＵ１２とフラッシュメモリ１３へ供給する。

第３の比較器２８は、書き換え可能な不揮発性メモリである第３のＭＯＮＯＳ２５が記憶しているカウント値Ｏ（Ｏ＞Ｎ）と、カウンタ２２からのカウント値とを比較し、図２の（ｉ）に示すように、カウンタ２２からのカウント値が第３のＭＯＮＯＳ２５のカウント値Ｏに達する前にはＬレベルとなり、カウンタ２２からのカウント値が第３のＭＯＮＯＳ２５のカウント値Ｏに達したときにＨレベルに変化する比較検出信号を出力する。当該第３の比較器２８の比較検出信号がＨレベルになったとき、その信号はパワーオン信号として第３のレギュレータ３１へ送られる。

第３のレギュレータ３１は、第３の比較器２８からパワーオン信号が供給されると（比較検出信号がＨレベルになったとき）、図２の（ｊ）に示すように、所定の電圧のコア電源をフラッシュメモリ１３へ供給する。

ここで、本実施形態において、第１のＭＯＮＯＳ２３、第２のＭＯＮＯＳ２４、第３のＭＯＮＯＳ２５は、ゲート電極の下の全面にトンネル電流により電子を出し入れすること、或いは、いわゆるホットキャリアを用いて、データを書き換え可能な不揮発性メモリである。本実施形態のパワーマネージメントＩＣ１１は、ＭＯＮＯＳインターフェイス（Ｉ／Ｆ）１９を介して、上記第１のＭＯＮＯＳ２３、第２のＭＯＮＯＳ２４、第３のＭＯＮＯＳ２５のデータを書き換え可能となっている。

したがって、本実施形態のパワーマネージメントＩＣ１１において、第１のＭＯＮＯＳ２３が記憶しているカウント値Ｍを別の所望の値に書き換えれば、ＣＰＵリセット解除のタイミングを所望のタイミングに変更することができ、また、第２のＭＯＮＯＳ２４が記憶しているカウント値Ｎを別の所望の値に書き換えれば、ＣＰＵ１２とフラッシュメモリ１３へＩ／Ｏ電源を供給するタイミングを所望のタイミングに変更することができ、また、第３のＭＯＮＯＳ２５が記憶しているカウント値Ｏを別の所望の値に書き換えれば、フラッシュメモリ１３へコア電源を供給するタイミングを所望のタイミングに変更することができる。

すなわち、本実施形態のパワーマネージメントＩＣ１１によれば、例えばＣＰＵ１２の仕様が変更されてリセット解除とレギュレータのパワーオンのタイミングの変更が必要になったり、フラッシュメモリの使用が変更されてレギュレータのパワーオンのタイミング変更が必要になった場合であっても、それらＣＰＵ１２のリセット解除やレギュレータのパワーオンのタイミングを容易に変更可能となっている。

なお、上述の図１の例では、第１〜第３のＭＯＮＯＳ２３〜２５内に、比較器２６〜２８での比較基準となるカウント値を記憶した場合を挙げているが、例えば、第１〜第３のＭＯＮＯＳ２３〜２５内に、第１の可変カウンタ、第２の可変カウンタ、第３の可変カウンタのそれぞれのカウント設定値を記憶させても良い。この場合のパワーマネージメントＩＣの構成は、図１のカウンタ２２を無くし、また、第１〜第３の比較器２６〜２８をそれぞれ第１〜第３の可変カウンタに代え、それら第１〜第３の可変カウンタに対して、ＲＴＣのクロックを供給すると共に第１〜第３のＭＯＮＯＳ２３〜２５からのカウント設定値を供給する構成とすれば良い。すなわちこの例の場合、第１の可変カウンタは、第１のＭＯＮＯＳ２３により設定されるカウント値Ｍまでカウントした時点でＨレベルとなる信号を出力するものとなされ、第２の可変カウンタは、第２のＭＯＮＯＳ２４により設定されるカウント値Ｎまでカウントした時点でＨレベルとなる信号を出力するものとなされ、第３の可変カウンタは、第３のＭＯＮＯＳ２５により設定されるカウント値Ｏまでカウントした時点でＨレベルとなる信号を出力するものとなされる。

〔本実施形態のパワーマネージメントＩＣの適用例〕
本実施形態のパワーマネージメントＩＣ１１は、例えばＰＤＡ（Personal Digital Assistant）やディジタルカメラ、携帯型や据え置き型のテレビジョン受像機やパーソナルコンピュータ等の各種の電子機器や携帯電話端末等に適用可能である。

図３には、本実施形態のパワーマネージメントＩＣ１１を搭載した携帯電話端末の主要な内部構成を示す。

図３において、アンテナ４１は、例えば内蔵アンテナであり、信号電波の送受信を行う。ＲＦブロック４３は、無線通信を行うための通信回路であり、アンテナ４１を介した送受信信号の増幅やレベル調整、ＲＦ帯域からベースバンド帯域への周波数変換、或いは、ベースバンド帯域からＲＦ帯域への周波数変換等を行う。

ＤＳＰ（Digital Signal Processor）４７は、信号の変調と復調、スペクトラム拡散と逆拡散、送受信されたデータが通話音声データかそれ以外のデータかの弁別等を行う。なお、通話音声データ以外のデータとは、画像データや、電子メール、プログラムデータ、その他の各種データである。

受信された通話音声データは、データラインを介してコーデック４８へ送られる。コーデック４８は、通話音声データを復号化し、その復号化後の音声データをデータラインを介してスピーカ４９へ送る。

スピーカ４９は、ディジタル／アナログ変換器と増幅器を含み、音声データをディジタル／アナログ変換及び増幅した後、出力する。これにより、通話音声が得られることになる。

一方、マイクロホン５０は、アナログ／ディジタル変換器と増幅器を含む。このマイクロホン５０を介して入力された通話音声信号は、増幅器により所定のレベルに増幅された後、アナログ／ディジタル変換器によりディジタル音声データに変換され、データラインを介してコーデック４８へ送られて符号化された後、ＤＳＰ４７を介してＲＦブロック４３へ送られる。

メモリ４６は、ＲＯＭとＲＡＭを含む。ＲＯＭは、ＣＰＵ１２が各部を制御するための制御プログラムや各種の初期設定値、当該携帯電話端末の電話番号、フォントデータ、辞書データ、各種のアプリケーション用のプログラムコード、当該携帯電話端末の識別情報（ＩＤ）などを記憶している。このＲＯＭは、ＥＥＰＲＯＭのような書き換え可能なＲＯＭを含み、電子メールデータ、ユーザにより設定される電話帳や電子メールアドレス、画像データや着信音データ、文字データ、その他、各種のユーザ設定値等を保存することも可能となされている。なお、図１のフラッシュメモリ１３は当該ＲＯＭに含まれていても良い。ＲＡＭは、ＣＰＵ１２が各種のデータ処理を行う際の作業領域として、随時データを格納する。

表示部４４は、例えば液晶等のディスプレイと、そのディスプレイに画像等を表示させるため駆動回路とを含む。

操作部４５は、携帯電話端末の筐体上に設けられている各種キーやジョグダイヤルと、それらの操作に応じた操作信号を発生するキー操作信号発生部を有している。

ＣＰＵ１２は、制御ラインを介して当該携帯電話端末の各構成要素を制御したり、各種の演算処理を行う。

パワーマネージメントＩＣ１１は、前述の図１に示した構成を有し、バッテリ１０からの電源を各部に供給する。

その他、図３には図示を省略しているが、本実施形態の携帯電話端末は、音楽の録音や再生を行うための音楽録音再生部、ブラウザ機能、例えば外部メモリ等の外部記憶装置と端末本体とを接続するためのインターフェイス、外部リモートコントローラの接続端子、近距離で様々な情報を無線により通信（赤外線通信等も含む）するための近距離無線通信部、携帯電話端末の現在位置を検出するための測位デバイスであるＧＰＳ（Global Positioning System）部などを備えている。

図４には、図３に示した携帯電話端末の各構成要素の中から、本実施形態のパワーマネージメントＩＣ１１により電源供給がなされる主要な構成要素を抜き出して示す。

この図４に示すように、携帯電話端末に適用された場合、パワーマネージメントＩＣ１１内に設けられるレギュレータ７０は、ＣＰＵ１２へコア電源を供給するためのＣＰＵコア用レギュレータ（図１の第１のレギュレータ２９）やメモリ４６へコア電源を供給するためのメモリコア用レギュレータ（図１の第３のレギュレータ３１）の他に、ＲＦブロック４３へ電源供給を行うためのＲＦ用レギュレータ７１、コーデック４８へ電源供給を行うためのオーディオ用レギュレータ、表示部４４のＬＣＤ６１へ電源供給を行うためのＬＣＤ用レギュレータ７４、ＤＳＰ４７へコア電源を供給するためのＤＳＰコア用レギュレータを備えている。また、Ｉ／Ｏ電源供給用のレギュレータ（図１の第２のレギュレータ３０）は、ＣＰＵ１２やメモリ４６のみならず、ＬＣＤ６１やＤＳＰ４７へもＩ／Ｏ電源を供給している。

そして、この図４の例の場合のパワーマネージメントＩＣ１１は、それら各レギュレータへのパワーオンのタイミングを所望のタイミングに設定するための値を記憶したＭＯＮＯＳを備えていることになる。

なお、上述した実施の形態の説明は、本発明の一例である。このため、本発明は上述した実施の形態に限定されることなく、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることはもちろんである。

本発明実施形態のパワーマネージメントＩＣの内部構成を示すブロック回路図である。 本実施形態のパワーマネージメントＩＣの各内部構成要素の動作タイミングチャートである。 本発明実施の形態のパワーマネージメントＩＣが搭載された携帯電話端末内部の主要部の構成例を示すブロック回路図である。 本実施形態の携帯電話端末の各構成要素の中から、本実施形態のパワーマネージメントＩＣにより電源供給がなされる主要な構成要素を抜き出して示すブロック回路図である。

符号の説明

１０ バッテリ、１１ パワーマネージメントＩＣ、１２ ＣＰＵ、１３ フラッシュメモリ、１９ ＭＯＮＯＳインターフェイス、２０ 電圧検出器、２１ クロック発生器、２２ カウンタ、２３ 第１のＭＯＮＯＳ、２４ 第２のＭＯＮＯＳ、２５ 第３のＭＯＮＯＳ、２６ 第１の比較器、２７ 第２の比較器、２８ 第３の比較器、２９ 第１のレギュレータ、３０ 第２のレギュレータ、３１ 第３のレギュレータ、４１ アンテナ、４３ ＲＦブロック、４４ 表示部、４５ 操作部、４６ メモリ、４７ ＤＳＰ、４８ コーデック、４９ スピーカ、５０ マイクロホン、６１ ＬＣＤ、７０ レギュレータ、７１ ＲＦ用レギュレータ、７２ Ｉ／Ｏ用レギュレータ、７３ オーディオ用レギュレータ、７４ ＬＣＤ用レギュレータ、７５ ＣＰＵコア用レギュレータ、７６ ＤＳＰコア用レギュレータ、７７ メモリコア用レギュレータ

Claims (5)

1. 電源供給の開始を検出する検出手段と、
   上記検出手段にて電源供給の開始が検出された後に、ＣＰＵのリセット解除のタイミングとＣＰＵへのＩ／Ｏ電源供給のタイミングのうち、少なくとも一方のタイミングを決定するタイミング決定手段と、
   上記決定手段にて決定されるタイミングを制御するための制御値を記憶する、書き換え可能な不揮発性記憶手段と、
   上記不揮発性記憶手段に記憶されている制御値を書き換えるための書換インターフェイス手段とを有する
   ことを特徴とする電源制御装置。
2. 請求項１記載の電源制御装置であって、
   上記不揮発性記憶手段は、上記制御値として、ＣＰＵのリセット解除のタイミングを制御するための第１のカウント値と、ＣＰＵへのＩ／Ｏ電源供給のタイミングを制御するための第２のカウント値とを記憶しており、
   上記タイミング決定手段は、上記検出手段にて電源供給の開始が検出された後に基準クロックのカウントを開始するカウント手段と、上記不揮発性記憶手段が記憶している第１のカウント値と上記カウント手段からのカウント値とを比較する第１の比較手段と、上記不揮発性記憶手段が記憶している第２のカウント値と上記カウント手段からのカウント値とを比較する第２の比較手段とを備え、上記不揮発性記憶手段の第１のカウント値とカウント手段のカウント値との一致を上記第１の比較手段が検出したタイミングを、上記ＣＰＵのリセット解除のタイミングに決定し、上記不揮発性記憶手段の第２のカウント値とカウント手段のカウント値との一致を上記第２の比較手段が検出したタイミングを、上記ＣＰＵへのＩ／Ｏ電源供給のタイミングに決定することを特徴とする電源制御装置。
3. 請求項１又は請求項２記載の電源制御装置であって、
   上記不揮発性記憶手段は、ＭＯＮＯＳ型のメモリであることを特徴とする電源制御装置。
4. ＣＰＵと、
   上記ＣＰＵにより動作制御がなされる他の各構成要素と、
   電源供給の開始を検出する検出手段と、上記検出手段にて電源供給の開始が検出された後に、ＣＰＵのリセット解除のタイミングとＣＰＵへのＩ／Ｏ電源供給のタイミングのうち、少なくとも一方のタイミングを決定するタイミング決定手段と、上記決定手段にて決定されるタイミングを制御するための制御値を記憶する、書き換え可能な不揮発性記憶手段と、上記不揮発性記憶手段に記憶されている制御値を書き換えるための書換インターフェイス手段とを備えた電源制御回路と有する
   ことを特徴とする電子機器。
5. 無線電話通信を行うための通信手段と、
   少なくとも無線電話通信の制御を行うためのＣＰＵと、
   電源供給の開始を検出する検出手段と、上記検出手段にて電源供給の開始が検出された後に、ＣＰＵのリセット解除のタイミングとＣＰＵへのＩ／Ｏ電源供給のタイミングのうち、少なくとも一方のタイミングを決定するタイミング決定手段と、上記決定手段にて決定されるタイミングを制御するための制御値を記憶する、書き換え可能な不揮発性記憶手段と、上記不揮発性記憶手段に記憶されている制御値を書き換えるための書換インターフェイス手段とを備えた電源制御回路とを有する
   ことを特徴とする携帯電話端末。

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