JP2005309767A5 - - Google Patents
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- 電源供給の開始を検出する検出器と、
上記検出器にて電源供給の開始が検出された後に、CPUのリセット解除のタイミングとCPUへのI/O電源供給のタイミングのうち、少なくとも一方のタイミングを決定するタイミング決定部と、
上記タイミング決定部にて決定されるタイミングを制御するための制御値を記憶する、書き換え可能な不揮発性メモリと、
上記不揮発性メモリに記憶されている制御値を書き換えるための書換インターフェイスと、
を有することを特徴とする電源制御装置。 - 請求項1記載の電源制御装置であって、
上記不揮発性メモリは、上記制御値として、CPUのリセット解除のタイミングを制御するための第1のカウント値と、CPUへのI/O電源供給のタイミングを制御するための第2のカウント値とを記憶しており、
上記タイミング決定部は、上記検出器にて電源供給の開始が検出された後に基準クロックのカウントを開始するカウンタと、上記不揮発性メモリが記憶している第1のカウント値と上記カウンタからのカウント値とを比較する第1の比較器と、上記不揮発性メモリが記憶している第2のカウント値と上記カウンタからのカウント値とを比較する第2の比較器とを備え、上記不揮発性メモリの第1のカウント値と上記カウンタのカウント値との一致を上記第1の比較器が検出したタイミングを、上記CPUのリセット解除のタイミングに決定し、上記不揮発性メモリの第2のカウント値と上記カウンタのカウント値との一致を上記第2の比較器が検出したタイミングを、上記CPUへのI/O電源供給のタイミングに決定することを特徴とする電源制御装置。 - 請求項1又は請求項2記載の電源制御装置であって、
上記不揮発性メモリは、MONOS型のメモリであることを特徴とする電源制御装置。 - CPUと、
上記CPUにより動作制御がなされる各構成要素と、
電源供給の開始を検出する検出器と、上記検出器にて電源供給の開始が検出された後に、CPUのリセット解除のタイミングとCPUへのI/O電源供給のタイミングのうち、少なくとも一方のタイミングを決定するタイミング決定部と、上記タイミング決定部にて決定されるタイミングを制御するための制御値を記憶する、書き換え可能な不揮発性メモリと、上記不揮発性メモリに記憶されている制御値を書き換えるための書換インターフェイスとを備えた電源制御回路と、
を有することを特徴とする電子機器。 - 請求項4記載の電子機器であって、
上記電源制御回路の上記不揮発性メモリは、上記制御値として、CPUのリセット解除のタイミングを制御するための第1のカウンタ値と、CPUへのI/O電源供給のタイミングを制御するための第2のカウント値とを記憶しており、
上記電源制御回路の上記タイミング決定部は、上記検出器にて電源供給の開始が検出された後に基準クロックのカウントを開始するカウンタと、上記不揮発性メモリが記憶している第1のカウント値と上記カウンタからのカウント値とを比較する第1の比較器と、上記不揮発性メモリが記憶している第2のカウント値と上記カウンタからのカウント値とを比較する第2の比較器とを備え、上記不揮発性メモリの第1のカウント値と上記カウンタのカウント値との一致を上記第1の比較器が検出したタイミングを、上記CPUのリセット解除のタイミングに決定し、上記不揮発性メモリの第2のカウント値と上記カウンタのカウント値との一致を上記第2の比較器が検出したタイミングを、上記CPUへのI/O電源供給のタイミングに決定することを特徴とする電子機器。 - 請求項4又は請求項5記載の電子機器であって、
上記不揮発性メモリは、MONOS型のメモリであることを特徴とする電子機器。 - 無線通信を行うための通信回路と、
少なくとも無線通信の制御を行うためのCPUと、
電源供給の開始を検出する検出器と、上記検出器にて電源供給の開始が検出された後に、CPUのリセット解除のタイミングとCPUへのI/O電源供給のタイミングのうち、少なくとも一方のタイミングを決定するタイミング決定部と、上記タイミング決定部にて決定されるタイミングを制御するための制御値を記憶する、書き換え可能な不揮発性メモリと、上記不揮発性メモリに記憶されている制御値を書き換えるための書換インターフェイスとを備えた電源制御回路と、
を有することを特徴とする携帯通信端末。 - 請求項7記載の携帯通信端末であって、
上記電源制御回路の上記不揮発性メモリは、上記制御値として、CPUのリセット解除のタイミングを制御するための第1のカウンタ値と、CPUへのI/O電源供給のタイミングを制御するための第2のカウント値とを記憶しており、
上記電源制御回路の上記タイミング決定部は、上記検出器にて電源供給の開始が検出された後に基準クロックのカウントを開始するカウンタと、上記不揮発性メモリが記憶している第1のカウント値と上記カウンタからのカウント値とを比較する第1の比較器と、上記不揮発性メモリが記憶している第2のカウント値と上記カウンタからのカウント値とを比較する第2の比較器とを備え、上記不揮発性メモリの第1のカウント値と上記カウンタのカウント値との一致を上記第1の比較器が検出したタイミングを、上記CPUのリセット解除のタイミングに決定し、上記不揮発性メモリの第2のカウント値と上記カウンタのカウント値との一致を上記第2の比較器が検出したタイミングを、上記CPUへのI/O電源供給のタイミングに決定することを特徴とする携帯通信端末。 - 請求項7又は請求項8記載の携帯通信端末であって、
上記不揮発性メモリは、MONOS型のメモリであることを特徴とする携帯通信端末。 - CPUと、
上記CPUにより動作制御がなされる各構成要素と、
電源供給の開始を検出する検出手段と、上記検出手段にて電源供給の開始が検出された後に、CPUのリセット解除のタイミングとCPUへのI/O電源供給のタイミングのうち、少なくとも一方のタイミングを決定するタイミング決定手段と、上記タイミング決定手段にて決定されるタイミングを制御するための制御値を記憶する、書き換え可能な不揮発性記憶手段と、上記不揮発性記憶手段に記憶されている制御値を書き換えるための書換インターフェイス手段とを備えた電源制御回路と、
を有することを特徴とする電子機器。
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