JP2005294670A - 積層型正特性サーミスタ - Google Patents

Abstract

【課題】耐電圧性能の向上を図ること。
【解決手段】本発明のサーミスタ１は、積層された複数のセラミック層３からなる積層体２と、この積層体２の外表面上の互いに異なる位置に形成された外部電極９，１０と、積層体２の内部であってセラミック層３間の所定の界面に沿い、かつ、外部電極９，１０にそれぞれ接続された内部電極４，５とを備える。積層体２内部の略中央部分であって、サーミスタとして機能するサーミスタ有効部２０の積層方向中央部分に、サーミスタとして機能しないサーミスタ無効部２３，２４が設けられている。
【選択図】図１

Description

本発明は、積層型正特性サーミスタ（以下、単にサーミスタという）に係り、より詳しくは、その耐電圧性能の向上を図ることに関する。

サーミスタにとり必要な性能に耐電圧性能がある。この耐電圧性能を、図７に示す構造を備えたサーミスタ１０１について評価する。まず、図７のサーミスタの構造を説明すると、サーミスタ１０１は、セラミック層１０３と内部電極１０４，１０５とが交互に積層されてなる積層体１０２を備える。積層体１０２の、図で左右に対向する端面１０６，１０７には、外部電極１０８，１０９が形成されている。内部電極１０４、１０５それぞれは、外部電極１０８、１０９それぞれに個別に対応して接続されている。内部電極１０４，１０５それぞれの一部は、上記積層方向に互いに重なり合っている（特許文献１参照）。

以上の構成を備えたサーミスタ１０１において、その耐電圧性能を評価するため、サーミスタ１０１の外部電極１０８，１０９間に電圧を徐々に印加していくのであるが、この電圧の印加に際して、積層体１０２の中央部において、破壊が生じることがある。この破壊の現象を説明すると、サーミスタ１０１の外部電極１０８，１０９間に電圧を徐々に印加していくとき、積層体１０２がこの電圧の印加によって発熱するが、この発熱によってもたらされる熱は積層体１０２の中央部に蓄積されていく。この積層体１０２の中央部における熱の蓄積領域を符号１１０で示す。そして、この熱蓄積領域１１０での熱の蓄積量が次第に増大してくると、熱暴走が発生してセラミック層１０３を構成する半導体セラミックが熱溶融して、上述の積層体１０２の中央部での破壊に至るものと考えられる。
特開平５−４７５０８号公報

したがって、本発明は、耐電圧試験などで外部電極に電圧を徐々に印加していくときに、上述した熱暴走による破壊現象を抑制して、サーミスタとしての耐電圧性能を向上させることを解決すべき課題としている。

本発明によるサーミスタは、積層された複数のセラミック層からなる積層体と、この積層体の外表面上の互いに異なる位置に形成された第１および第２の外部電極と、積層体の内部であって上記複数のセラミック層間に沿い、かつ、第１および第２の外部電極にそれぞれ接続された第１および第２の内部電極とを備えたサーミスタであって、上記積層体内部の略中央部分であって、サーミスタとして機能するサーミスタ有効部の積層方向中央部分に、サーミスタとして機能しないサーミスタ無効部を設けたことを特徴とするものである。

なお、ここでのサーミスタ有効部とは、第１および第２の外部電極間に所定の電圧を印加したとき、自己発熱をしてサーミスタとして機能する部分であり、サーミスタ無効部とは、第１および第２の外部電極間に電圧を印加しても自己発熱しない部分である。

本発明によると、例えば、耐電圧試験において両外部電極に電圧を徐々に印加していくとき、積層体が当該電圧の印加によって発熱し、その発熱によってもたらされる熱は積層体の中央部に蓄積されていく。この場合、この積層体の略中央部には第１および第２の外部電極間に電圧を印加しても自己発熱せず、サーミスタとして機能しないサーミスタ無効部を設けてあるために、積層体中央部での発熱作用が緩和される結果、当該積層体中央部での熱暴走の発生は抑制される。以上の結果、本発明では、耐電圧試験等において、外部電極に電圧を徐々に印加していったときに、セラミック層を構成する半導体セラミックが熱溶解して積層体中央部が破壊するようなことを阻止することが可能となり、耐電圧性能が向上したサーミスタを提供することができる。

以上のサーミスタにおいては、サーミスタ無効部を、上記積層体内部の略中央部分において積層方向に対向する一対の同電位電極と、両同電位電極間に介在されたセラミック層とにより構成することが好ましい。さらに、サーミスタ無効部を、上記積層体内部の略中央部分において、複数、積層方向に対向して設けてもよい。

本発明によれば、積層体内部の略中央部分に設けたサーミスタ無効部により、積層体内部のサーミスタ有効部での発熱を緩和させることが可能となる結果、当該積層体内部の略中央部での熱暴走の発生を抑制して、耐電圧性能が向上したサーミスタを提供することができる。

以下、図面を参照して、本発明を実施するための最良の形態に係るサーミスタを説明する。図１は、サーミスタの断面図、図２は、サーミスタの積層体の分解斜視図である。これらの図を参照して、サーミスタ１は、直方体の積層体２を備えている。積層体２は、通常、バレル研磨によって、その角部分および稜線部分において丸くされている。積層体２は、正の抵抗温度係数を有する複数のセラミック層３が積層された構造を有している。セラミック層３は、例えば、ＢａＴｉＯ_３系の半導体セラミックからなる。

積層体２の内部であって、複数のセラミック層３間に、各々複数の第１および第２の内部電極４，５が形成されている。第１および第２の内部電極４，５は、各々の一端側がセラミック層３を挟んで積層方向において互いに重なり合った状態で、交互に配置されている。第１および第２の内部電極４，５は、例えば、ニッケルを導電成分として含んでいる。第１および第２の内部電極４，５は、それぞれの他端側が積層体２の外表面上であって、互いに対向する第１および第２の外端面７，８にまで露出している。

第１および第２の外部電極９，１０は、積層体２の第１および第２の外端面７，８にそれぞれ形成され、該外端面７，８に露出している第１および第２の内部電極４，５それぞれに電気的に接続されている。第１および第２の外部電極９，１０は、それぞれ、第１および第２の内部電極４，５の各々に対してオーミック接触を図ることが可能な下地層としてのオーミック電極層と、このオーミック電極層の表面に形成される半田等からなるめっき層とから構成される。オーミック電極層は、例えば、スパッタリングによって形成され、積層体２の第１および第２の外端面７，８に形成されるＣｒ層と、このＣｒ層の表面に形成されるＮｉ−Ｃｕ層と、このＮｉ−Ｃｕ層の表面に形成されるＡｇ層とから構成される。めっき層は、上述した半田めっきの他、Ｎｉめっき、Ｓｎめっき等によって形成されてもよく、通常、電気めっきを用いて形成される。なお、第１および第２の外部電極９，１０はスパッタリングによって形成されるものに限らず、第１および第２の内部電極４，５とオーミック接触が取れるものであればよい。また、積層体２の外表面上であって、第１および第２の外部電極９，１０によって覆われていない領域には、ガラスコート（図示略）が施されていてもよい。積層体２を得るための焼成工程が還元性雰囲気中で行われるとき、再酸化焼成を行うことによってＰＴＣ特性を発現させるが、この再酸化焼成工程とガラスコートを形成するための熱処理とを同時に行うようにしてもよい。

本実施の形態の特徴を説明すると、積層体２は、両外部電極９，１０間に所定の電圧を印加すると自己発熱してサーミスタとして機能するサーミスタ有効部（発熱部）２０と、サーミスタ有効部２０の積層方向外側にて積層体２の上下の最外層にそれぞれ設けられたセラミック層３からなる保護部２１，２２とを備えている。サーミスタ有効部２０は、積層方向両端に配置された両内部電極４，５間に形成され、両内部電極４，５がセラミック層３を挟んで互いに重なり合った状態で積層方向に交互に配置されて構成されている。

サーミスタ有効部２０における積層方向での中央部分には、両外部電極９，１０間に電圧を印加しても自己発熱せずサーミスタとして機能しない第１および第２のサーミスタ無効部（非発熱部）２３，２４が形成されている。

第１のサーミスタ無効部２３は、積層方向一対でかつ互いに同電位とされた第１の内部電極４、４と、一対の第１の内部電極４，４間に介在するセラミック層３とにより構成されている。このようなサーミスタ無効部２３は、第１の内部電極４が形成された印刷シート２枚を連続して積層して形成されている。

第２のサーミスタ無効部２４は、積層方向一対でかつ互いに同電位とされた第２の内部電極５、５と、一対の第１の内部電極５，５間に介在するセラミック層３とにより構成されている。このような第２のサーミスタ無効部２４は、第２の内部電極５が形成された印刷シート２枚を連続して積層して形成されている。

以上により、サーミスタ有効部２０のうち、第１のサーミスタ無効部２３と第２のサーミスタ無効部２４とを除く部位が、発熱部１５，１６，１７となる。

このように構成されたサーミスタ１によると、サーミスタ有効部２０の積層方向中央部分に、サーミスタとして機能しないサーミスタ無効部２３，２４を設けたので、当該中央部での発熱が緩和され、熱暴走による破壊が抑制され、サーミスタ１の耐電圧性能が向上する。第１の内部電極４からなる第１のサーミスタ無効部２３と、第２の内部電極５からなる第２のサーミスタ無効部２４とが、対になって設けられており、Ｎｉの拡散量の偏りを少なくでき、ＰＴＣ特性にばらつきが生じるのを防止できる。

なお、本実施の形態では第１のサーミスタ無効部２３と第２のサーミスタ無効部２４は、それぞれ、第１および第２の内部電極４，５が形成された印刷シート２枚を一対としたが、積層方向中央部に配設されていれば、その前後に何対も積み重ねても同様の効果が得られる。

図３以降に本発明の他の形態を示す。

図３に示すサーミスタ３０は、サーミスタ有効部３１の積層方向中央部分に、第１の内部電極４が形成された印刷シート２枚を一対としてサーミスタ無効部３２を１つ設けたものである。図４に示すサーミスタ４０は、サーミスタ有効部４１の積層方向中央部分に、積層体２の両端７，８に達せず、第１および第２の外部電極９，１０のいずれにも接続されていない第３の内部電極１１が形成された印刷シート２枚を一対としてサーミスタ無効部４２を１つ設けたものである。図５に示すサーミスタ５０は、サーミスタ有効部５１の積層方向中央部分に、第１の内部電極４が形成された印刷シート３枚を一対としてサーミスタ無効部５２を２つ積層方向に隣接して設けたものである。図６に示すサーミスタ６０は、サーミスタ有効部６１の積層方向中央部分に、第２の内部電極５が形成された印刷シート２枚を一対としてサーミスタ無効部６２を１つ設けたものである。なお、電極の間隔は異なっていてもよいが、等間隔が好ましい。特に、内部電極がＮｉの場合、Ｎｉが焼成時にセラミック層中に拡散する。層の間隔がばらばらであると、各層に拡散されるＮｉ濃度が変わってくる。その結果、ＰＴＣ特性にばらつきが生じることとなり、等間隔が望ましい。また、同電位層は、所望の抵抗値が許す範囲で増減しても良い。さらに、セラミック層の厚みについては、素子サイズ、素子抵抗値、素子強度などの求める性能で適宜に決められる。
（実施例１）
図１および図２に示したサーミスタ１について、効果を確認する評価試験を行った。

まず、ＢａＣＯ_３，ＴｉＯ_２，Ｓｍ_２Ｏ_３を原料として、（Ｂａ_{０．９９９８}Ｓｍ_{０．０００２}）ＴｉＯ_３となるように調合した。次に、得られた粉体に純水を加えてジルコニアボールとともに１０時間混合粉砕し、乾燥後、９００℃で２時間仮焼した。この仮焼粉に、有機バインダ、分散剤および水を加えて、ジルコニアボールとともに数時間混合した後、厚さ３０μｍのグリーンシート６を形成した。次に、そのグリーンシート６上に、スクリーン印刷等の手法によりＮｉ電極ペースト４，５を塗布し乾燥させ、通常の内部電極印刷シートを作製した。

次に、積み重ね方向で中央部分のみ、それぞれＮｉ電極ペースト４，５が同方向の印刷シート２枚ずつを一対として発熱に寄与しないサーミスタ無効部２３，２４を作製し、その上下はＮｉ電極ペースト４，５を１枚ずつ交互となるように印刷シートを積層してサーミスタ有効部２０を作製した。さらに、保護層２１，２２となるグリーンシート６をサーミスタ有効部２０の上下に配置して圧着した後、所定の寸法に切断して生チップ素子を得た。

生チップ素子を大気中４００℃で２時間脱脂した後、Ｈ_２／Ｎ_２＝３％の還元雰囲気下１３００℃で２時間焼成した。この焼成素子をＳｉＯ_２およびＡｌ_２Ｏ_３などからなる研磨メディアとを混合し、バレル研磨を行って素子の角隅部および稜線部品の角部を丸くした積層体２を得た。

次に、再酸化熱処理を行った後、積層体２の両端７，８にスパッタリングによってセラミック素体側から順次、Ｃｒ層，Ｎｉ−Ｃｕ層，Ａｇ層となるように電極材料を付与して、それぞれ第１および第２の内部電極４，５に電気的に接続する第１および第２の外部電極９，１０を形成した。最後に、スパッタリングによってはんだ膜を形成して、２．０ｍｍ×１．２ｍｍであって、サーミスタ有効部のセラミック層およびサーミスタ無効部のセラミック層の厚みが３０μｍであり、室温抵抗値が０．３Ωのチップ状のサーミスタ１を得た。

比較例として、図７に示したような、第１および第２の内部電極４，５が形成された印刷シートを全て１枚ずつ交互に積み重ねた試料を作製した。作製方法は、上記本実施の形態と同様であり、２．０ｍｍ×１．２ｍｍであって、室温抵抗値が０．３Ωのチップ状の積層型正特性サーミスタを得た。

上記の実施例１と比較例のサーミスタを、各２０ヶを用いて耐電圧試験を実施した。耐電圧試験は、ＤＣ電源に直列につながれた端子に積層型正特性サーミスタを挟み、２０Ｖから２Ｖ毎に１分間印加保持するステップアップによる昇圧で、積層型正特性サーミスタが破壊するまで行い、壊れる直前の電圧をそのサーミスタの耐電圧とした。

表１に、耐電圧試験の結果を示す。なお、表１には、耐電圧の平均値、最大値、最小値および標準偏差値が示されている。なお、標準偏差値は各試料間のばらつきを表している。

表１に示されるように、素子中央部に発熱寄与しないサーミスタ無効部２３，２４を設けた実施例１では耐電圧の平均値が４２．９Ｖとなり、比較例の耐電圧の平均値である３１．７Ｖに比べて向上した。これは、耐電圧試験において素子中央部で生じるホットスポットが緩和され、耐電圧の向上が図れたことを示している。

表２に、ＰＴＣ特性試験の結果を示す。なお、表２には、抵抗変化幅および標準偏差値が示されている。抵抗変化幅は、ｌｏｇ（Ｒ_２５０／Ｒ_２５）にて表される。すなわち、室温（２５℃）から２５０℃までにおける最大抵抗値を、最小抵抗値で除し、その常用対数を用いることで求める。なお、標準偏差値は各試料間のばらつきを表している。

また、実施例１は図１および図２に示したサーミスタ１であり、実施例２はサーミスタ有効部のセラミック層の１層あたりの厚みが３０μｍ、サーミスタ無効部のセラミック層の厚みが６０μｍであり、２．０ｍｍ×１．２ｍｍであって、室温抵抗値が０．３Ωのチップ状のサーミスタを得た。なお、サーミスタのサイズは無効層の厚みを厚くする分、保護層２１，２２の厚みを薄くするなどして調整した。

そして、実施例１および実施例２の資料を、各々２０ヶを用いてＰＴＣ特性試験を実施した。

表２に示されるように、素子中央部に発熱に寄与しないサーミスタ無効部のセラミック層１層の厚みが、サーミスタ有効部のセラミック層１層あたりの厚みと同等である実施例１は、抵抗変化幅が大きく、標準偏差値も低いことが判る。これにより、サーミスタ無効部のセラミック層１層の厚みと、サーミスタ有効部のセラミック層１層あたりの厚みが同等であることが好ましいことが判る。

本発明のサーミスタは、定温度発熱用素子、電流制限用素子、温度制御素子等として有用である。

本発明の最良の形態に係るサーミスタの断面図 図１のサーミスタの積層体の分解斜視図 本発明の他の形態に係るサーミスタの断面図 本発明のさらに他の形態に係るサーミスタの断面図 本発明のさらに他の形態に係るサーミスタの断面図 本発明のさらに他の形態に係るサーミスタの断面図 従来例のサーミスタの断面図

符号の説明

１，３０，４０，５０，６０ サーミスタ
２ 積層体
３ セラミック層
４，５，１１ 内部電極
７，８ 端面
９，１０ 外部電極
２０，３１，４１，５１，６１ サーミスタ有効部
２１，２２ 保護部
２３，２４，３２，４２，５２，６２ サーミスタ無効部

Claims (3)

1. 積層された複数のセラミック層からなる積層体と、この積層体の外表面上の互いに異なる位置に形成された第１および第２の外部電極と、積層体の内部であって上記複数のセラミック層間に沿い、かつ、第１および第２の外部電極にそれぞれ接続された第１および第２の内部電極とを備えた積層型正特性サーミスタであって、
   上記積層体内部の略中央部分であって、サーミスタとして機能するサーミスタ有効部の積層方向中央部分に、サーミスタとして機能しないサーミスタ無効部を設けたことを特徴とする積層型正特性サーミスタ。
2. 上記サーミスタ無効部が、上記積層体内部の略中央部分において積層方向に対向する一対の同電位電極と、両同電位電極間に介在されたセラミック層とにより構成されている、ことを特徴とする請求項１に記載の積層型正特性サーミスタ。
3. 上記サーミスタ無効部が、上記積層体内部の略中央部分において、複数、積層方向に対向して設けられている、ことを特徴とする請求項２に記載の積層型正特性サーミスタ。

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