JP2005293573A - 集積回路カードシステム及びメモリカード並びにその制御方法 - Google Patents

Abstract

【課題】 マルチチャンネルメモリカードおよびその制御方法を提供する。
【解決手段】 ここに開示されたメモリカードは、ホストから入力された命令語に応答して一つまたはそれ以上のデータ送受信チャンネルが活性化され、活性化された各々のデータ送受信チャンネルを通じてホストとのデータ送受信を独立的に実行することができるようになる。その結果、一つのメモリカードを利用して複数個の命令語を一回で処理することができるようになって、データ処理効率が改善する。
【選択図】 図１

Description

本発明はフラッシュメモリが具備された集積回路カードシステム及びメモリカードに係わり、さらに具体的には少なくとも二つの以上の機能を同時に実行することができる集積回路カードシステム及びメモリカードに関する。

デジカメ(digital camera)、ＭＰ３プレーヤー、カラー携帯電話機(color mobile telephone)、個人情報端末機(ＰＤＡ)などのような携帯用デジタル機器が普及するにつれて、マルチメディアカード(ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ、以下 ＭＭＣカードといい)、ＳＤカード(Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｃａｒｄ)などのようなメモリカードの需要が急速に増加している。メモリカードとは切手位の大きさの貯蔵装置であり、電源供給がなくても内容が消されず、比較的小さなサイズと優れた貯蔵能力のため徐々に情報生活の必需品になっている。

２００４年２月に発表された“ＭｕｌｔｉＭｅｄｉａＣａｒｄ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｖｅｒｓｉｏｎ ４．０”によると、ＭＭＣカードは１ビットのコマンドラインと８ビットのデータラインとを具備し、ホストから入力されたコマンドに応じてバイト単位でデータを書き込み(ｗｒｉｔｅ)または読み出す(ｒｅａｄ)動作を実行する。しかし、前記スペック(ｓｐｅｃｉｆｉｃａｔｉｏｎ)によると、一つのＭＭＣカードでは一つの機能のみしか実行することができず、一つの機能が実行されている間に他の機能を実行することは可能ではない。また、現在使用されているＭＭＣカードスペックによると、二つ以上のＭＭＣカードがアプリケーションに接続されても、実質的には一つのカードしかホストとデータ送受信を行うことができないので、ＭＭＣカードが複数個接続されても複数個の機能が同時に実行されることはできない。

そして、ＭＭＣカードは保安(Ｓｅｃｕｒｅｄ)機能を実行するために一般的な書き込み／読み出し動作より何倍も長い時間を要する。即ち、この書き込み／読み出し期間中にノーマルＭＭＣ動作が支援される場合には保安機能が保障されないこともあり、またノーマルＭＭＣ動作を支援しない場合には、ユーザは保安機能が実行されるまで待たなければならない問題点がある。このような問題点はＭＭＣカードだけでなく、ＳＤカードでも同様に起こる。

本発明は、上述の諸般の問題点を解決するために提案されたことであり、本発明の目的は、複数個のデータ送受信チャンネルを具備したマルチチャンネルメモリカードおよびそれの制御方法を提供することにある。

本発明の他の目的は、メモリカードがどの機能を実行している間に、実行中である機能以外の他の機能を同時に実行することができるマルチチャンネルメモリカードおよび制御方法を提供することにある。

本発明の更に他の目的は、メモリカードスペックと互換性を有し、かつマルチチャンネルを通じたマルチアクセス機能を提供することができるマルチチャンネルメモリカードおよび制御方法を提供することにある。

上述の課題を解決するために、本発明による集積回路カードシステムは、複数個のデータ送受信チャンネルを具備したメモリカードと、前記メモリカードに具備されている前記データ送受信チャンネルを選択的に活性化させ、活性化された前記データ送受信チャンネルに複数個の命令語を発生して出力するホストとを含むことを特徴とする。

上述の課題を解決するために、本発明によるメモリカードは、メモリコアと、ホストから一つまたはその以上の命令語を受け入れる複数個の入力ピンと、前記命令語に応答して一つまたはその以上のデータ送受信チャンネルを活性化させて前記ホストとのデータ送受信を実行し、前記データ送受信の結果を前記メモリコアに貯蔵するメモリカード制御装置とを含むことを特徴とする。

上述の課題を解決するために、本発明によるｎ個の集積回路カードシステムを制御する方法は、複数個のデータ送受信チャンネルを通じてホストから複数個の命令語を受信する段階と、マルチチャンネルを使用するか否かを決める段階と、前記マルチチャンネルが使用されない場合、単一チャンネルを通じて前記命令語を実行する段階と、前記マルチチャンネルが使用される場合、チャンネルの個数を確認する段階と、前記チャンネル別にコマンドラインを割り当てる段階と、前記チャンネルに対するデータ率を決める段階と、前記決められたデータ率で各チャンネル別命令語を実行する段階とを含むことを特徴とする。

上述の課題を解決するために、本発明によるメモリカードの制御方法は、マルチチャンネルを使用するか否かを決める段階と、前記チャンネルの個数を決める段階と、前記決められたチャンネルの個数に対応するようにコマンドラインとデータラインとを割り当てる段階と、各チャンネル別命令語を実行する段階とを含むことを特徴とする。

望ましい実施形態において、前記複数個の入力ピンは前記メモリカードのスペックに応じて定義されたピンとして、少なくとも二つの以上の接地ピンと、複数個の入力ピンとを具備する。前記メモリカードが二つのチャンネルを具備する場合、前記接地ピンのうちのいずれか一つは命令語を受け取るコマンドピンとして使用される。そして前記メモリカードが３個のチャンネルを具備する場合、前記接地ピンのうちのいずれか一つと前記複数個の入力ピンのうちのいずれか一つは各々命令語を受け入れるコマンドピンとして使用され、前記複数個の入力ピンのうちの他の一つは前記命令語の実行に必要なクロック信号を受け入れるクロック入力ピンとして使用される。

本発明によると、マルチチャンネルメモリカードはホストから入力された命令語に応答して一つまたはそれ以上のデータ送受信チャンネルが活性化され、活性化された各々のデータ送受信チャンネルを通じてホストとのデータ送受信を実行することができるようになる。その結果、一つのメモリカードを利用して複数個の命令語を一回で処理することができるようになって、データ処理効率が改善する。

以下、本発明による実施形態を添付の図１乃至図５を参照して詳細に説明する。

本発明の新規したメモリカードは、ホストから入力された命令語に応答して一つまたはそれ以上のデータ送受信チャンネルを活性化させ、活性化された各々のデータ送受信チャンネルを通じてホストとのデータ送受信を実行する。その結果、一つのメモリカードで複数個の命令語を一回で処理することができるようになって、データ処理効率が大きく改善する。

図１は本発明の望ましい実施形態による２チャンネルメモリカード１００のブロック図であり、図２は図１に示したメモリカード１００の２チャンネルマルチアクセス動作を説明するためのタイミング図である。

まず、図１を参照すると、メモリカード１００は複数個の入力ピン１２０と、メモリコントローラ１３０、およびメモリコア１８０を含む。

複数個の入力ピン１２０は、例えば“ＭｕｌｔｉＭｅｄｉａＣａｒｄ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｖｅｒｓｉｏｎ ４．０”のようなメモリカードのスペックによって定義され、前記スペックによって定義された各々のピン１０１−１１３を通じて、ホストから一つまたはそれ以上の命令語とデータを受け取る。メモリコントローラ１３０は入力ピン１２０から入力された命令語に応答して一つまたは二つのデータ送受信チャンネルを活性化させ、活性化されたチャンネルを通じてホストとのデータ送受信を実行する。メモリコア１８０はフラッシュメモリで構成され、メモリコントローラ１３０で実行されたデータ送受信結果を格納する。

このような構成を有するメモリカード１００は、メモリカードスペックに定義されている通信方式に従って一つのチャンネルを通じてデータ送受信も実行することができ、既存のメモリカードスペックと互換性を有し、かつ二つのチャンネルを通じるデータ送受信を同時に実行することもできる。その結果、既存のメモリカードスペックを支援しながら、同時にマルチチャンネルを通じたマルチアクセス機能を提供することができるようになって、メモリカード１００の通信効率を増進させることができるようになる。ここで、チャンネルとは、一つのコマンドラインと一つ以上のデータラインで構成され、メモリカードスペックを満足する書き込み／読み出しなどの動作を実行するデータ送受信チャンネルを意味する。

まず、メモリカードスペック(例えば、ＭＭＣカードスペック)による入力ピンの構成および本発明による入力ピン１２０の構成は次のとおりである。

表１を参照すると、本発明によるメモリカード１００は既存のメモリカードスペックに定義されているコマンドピン（以下、第１コマンドピンといい）以外に接地ピンＶＳＳ２を第２コマンドピンとして定義することによって、ホストから二つの命令語を同時に受け取れるようにする。このようなチャンネルの個数および入力ピン１２０に対する定義は、ホストがメモリカード１００を初期化するときに決められ、ホストが単一チャンネルを使用するか、または二つのチャンネルを使用するかに応じて、接地ピンＶＳＳ２を第２コマンドピンとして専用するか否かが決められる。

例えば、メモリカード１００が一つのデータ送受信チャンネルを使用する場合には、既存のメモリカードスペックによって１ビットのコマンドラインＣＭＤと８ビットのデータラインＤＡＴ０−７を通じて１、４、または８ビットのデータ送受信を実行するようになる。そして、メモリカード１００が二つのデータ送受信チャンネルを全部使用する場合には、総２ビットのコマンドラインＣＭＤ０、ＣＭＤ１と８ビットのデータラインＤＡＴ０−３、ＤＡＴ４−７を使用することができるので、二つのチャンネルで各々１ビットのコマンドラインと４ビットのデータラインを利用して１または４ビットのデータ送受信を同時に実行するようになる。この際、各チャンネルで実行されるデータ送受信は全部メモリカードスペックに定義されている通信方式に従って実行されるので、一つのメモリカード１００でも、あたかも複数個のメモリカードが同時に動作しているかのように、複数個の命令語を同時に実行することができる。

続いて、各々のチャンネルに対するデータ送受信を実行するメモリコントローラ１３０の構成は次のとおりである。

メモリコントローラ１３０は、入力ピン１２０から入力された複数個の命令語をチャンネル別に区分するインターフェース部１４０と、複数個のチャンネルを通じてホストにマルチアクセスされて、チャンネル別に提供される各々の命令語を実行し、前記命令に従ってメモリコア１８０にデータを書き込み／読み出す第１および第２制御部１５０、１６０を含む。そして、インターフェース部１４０は１チャンネルインターフェース部１４２と、２チャンネルインターフェース部１４４で構成される。

メモリカード１００が１チャンネルメモリカードとして使用される場合、１チャンネルインターフェース部１４２は入力ピン１２０から入力された命令語およびデータを１ビットのコマンドラインＣＭＤと８ビットのデータラインＤＡＴ０−７を通じて第１制御部１５０に伝送する機能と、前記命令語によって第１制御部１５０によって発生された応答信号(Ｒｅｓｐｏｎｓｅ)およびデータを前記コマンドラインＣＭＤとデータラインＤＡＴ０−７を通じて入力ピン１２０に伝送する機能を実行する。第１制御部１５０は１チャンネルインターフェース部１４２を通じてホストとの間で１、４または８ビットのデータ送受信を実行し、前記データ送受信の結果をメモリコア１８０に格納する。

そして、メモリカード１００が２チャンネルメモリカードとして使用される場合、２チャンネルインターフェース部１４４は入力ピン１２０から入力された命令語とデータをチャンネル別に区分し、区分された命令語とデータを１ビットの第１コマンドラインＣＭＤ０、ＣＭＤ１と４ビットのデータラインＤＡＴ０−３、ＤＡＴ４−７を通じて第１制御部１５０と第２制御部１５０に各々伝送する。そして、第１および第２制御部１５０、１６０はホストに伝送される応答信号(Ｒｅｓｐｏｎｓｅ)とデータを前記コマンドラインＣＭＤ０、ＣＭＤ１とデータラインＤＡＴ０−３、ＤＡＴ４−７を通じて２チャンネルインターフェース部１４４に各々伝送することによって、２チャンネルインターフェース部１４４が第１および第２制御部１５０、１６０から入力された応答信号(Ｒｅｓｐｏｎｓｅ)とデータをホストに伝達するようにする。この際、二つのコマンドラインＣＭＤ０、ＣＭＤ１は一つのクロックラインＣＬＫを共有して１または４ビットのデータ送受信を実行し、前記データ送受信の結果はメモリコアに１８０に格納される。

図２を参照すると、ホストがメモリカード１００にデータを書き込む動作とメモリカード１００からデータを読み出す動作とを一回で実行する場合、書き込み命令と読み出し命令は第１コマンドラインＣＭＤ０と第２コマンドラインＣＭＤ１を通じて第１制御部１５０と第２制御部１６０に各々伝達される。そして、第１および第２制御部１５０、１６０によって発生された各々の応答信号(Ｒｅｓｐｏｎｓｅ)は前記第１コマンドラインＣＭＤ０と第２コマンドラインＣＭＤ１を通じて各々ホストに伝達され、メモリカード１００に書き込まれるデータとメモリカード１００から読み出されるデータは各々４ビットのデータラインＤＡＴ０−３、ＤＡＴ４−７を通じて送受信される。その結果、第１および第２制御部１５０、１６０は二つのチャンネルを通じてホストとマルチアクセスされて、チャンネル別に独立的なデータ送受信を実行することができるようになり、一つのメモリカード１００は少なくとも二つの以上の機能を同時に実行することができるようになる。

ここで、インターフェース部１４０は各チャンネルに対する信号選択を実行するチャンネルマルチプレクサ回路で構成可能である。インターフェース部１４０は１チャンネルインターフェース部１４２と２チャンネルインターフェース部１４４のようにチャンネルの個数に応じて各々別に構成されることもでき、一つの回路で構成されて、１チャンネルおよび２チャンネルの全部に対するインターフェースを実行することもできる。そして、ソフトウェア的に１チャンネルまたは２チャンネルのデータ送受信に対するインターフェースを実行することもできる。

図３は本発明の望ましい実施形態による３チャンネルメモリカード２００のブロック図である。図３を参照すると、メモリカード２００は既存のメモリカードスペックに定義されている通信方式に応じて一つのチャンネルを通じるデータ送受信も実行することができ、既存のメモリカードスペックと互換性を有しながら、二つまたは３個のチャンネルを通じたデータ送受信を同時に実行することもできる。

図３に示したメモリカード２００は、図２に示したメモリカード１００と比較すると、入力ピン２２０の構成が変わり、３個のチャンネルに対するデータ送受信のためにメモリコントローラ２３０内に３チャンネルインターフェース部２４６および第３制御部２７０がさらに具備されることを除けば、それ以外の回路構成は図２のメモリカード１００と同一である。したがって、説明の簡略化のために重複する説明は以下省略する。

表２を参照すると、本発明によるメモリカード２００は既存のメモリカードスペック(例えば、ＭＭＣカードスペック)に定義されているコマンドピン(以下、第１コマンドピンといい)以外に接地ピンＶＳＳ２を第２コマンドピンとして定義することによって、ホストから二つの命令語を同時に受け取れるようにする。その他に、８個のデータピン２０１、２０７−２１３の第５データピン（ＤＡＴ４； ２１０）を第２クロック入力ピンＣＬＫ１として定義し、第６データピン（ＤＡＴ５；２１１)を第３コマンドピンＣＭＤ２として各々定義することによって、ホストから３個の命令語を同時に受け取れるようにする。そして、既存の第１クロック入力ピンＣＬＫ以外にも別途の第２クロック入力ピンＣＬＫ１を定義することによって、第２クロックを使用する第３命令語に対する独立的なインターフェースを提供するようになる。

このようなチャンネルの個数および入力ピン２２０に対する定義は、ホストがメモリカード２００を初期化するときに決められ、ホストが単一チャンネルを使用するか、二つまたは３個のチャンネルを使用するかに従って、接地ピンＶＳＳ２と第６および第５データピンＤＡＴ５、ＤＡＴ４を各々第２および第３コマンドピンとクロック入力ピンとして専用するか否かが決められる。

例えば、メモリカード２００が一つのデータ送受信チャンネルを使用する場合には、既存のメモリカードスペックに応じて１ビットのコマンドラインＣＭＤと８ビットのデータラインＤＡＴ０−７を利用して１、４または８ビットのデータ送受信を実行するようになる。そして、メモリカード２００が二つのデータ送受信チャンネルを使用する場合には、二つのコマンドラインＣＭＤ０、ＣＭＤ１のうちのいずれか一つが最大４ビットのデータラインを有し、一つの機能を実行しながら他の一つのコマンドラインＣＭＤ２と最大２ビットのデータラインを利用して他の一つの機能を同時に実行することもでき、二つのコマンドラインＣＭＤ０、ＣＭＤ１の各々が最大４ビットのデータラインを有し、二つの機能を同時に実行することもできる。そして、メモリカード２００が３個のデータ送受信チャンネルを全部使用する場合には、総３ビットのコマンドラインＣＭＤ０、ＣＭＤ１、ＣＭＤ２と６ビットのデータラインＤＡＴ０−１、ＤＡＴ２−３、ＤＡＴ６−７を使用することができるので、３個のチャンネルで各々１ビットのコマンドラインと２ビットのデータラインを利用して１または２ビットのデータ送受信を同時に実行するようになる。この際、各チャンネルで実行されるデータ送受信は全部既存のメモリカードスペックに定義されている通信方式に応じて実行されるので、一つのメモリカード２００でも複数個のメモリカードが同時に動作することと同一の効果を得ることができる。

図４は図３に示したメモリカード２００の３チャンネルマルチアクセス動作を説明するためのタイミング図である。

図４を参照すると、ホストが第１コマンドラインＣＭＤ０と第２コマンドラインＣＭＤ１を通じて各々メモリカード２００にデータを書き込む各動作と、第３コマンドラインＣＭＤ２を通じてメモリカード２００からデータを読み出す動作の三つの動作を一回で実行する場合、書き込み命令は第１コマンドラインＣＭＤ０と第２コマンドラインＣＭＤ１を通じて各々第１制御部２５０と第２制御部２６０に伝達され、読み出し命令は第３コマンドラインＣＭＤ２を通じて第３制御部２７０に伝達される。そして、第１および第２制御部２５０、２６０から発生された各々の応答信号(Ｒｅｓｐｏｎｓｅ)は前記第１コマンドラインＣＭＤ０と第２コマンドラインＣＭＤ１を通じて各々ホストに伝達され、第３制御部２７０によって発生された応答信号(Ｒｅｓｐｏｎｓｅ)は第３コマンドラインＣＭＤ２を通じてホストに伝達される。続いて、メモリカード２００に書き込まれるデータは各々２ビットのデータラインＤＡＴ０−１、ＤＡＴ２−３を通じて第１および第２制御部２５０、２６０に伝達され、メモリカード２００から読み出されたデータは２ビットのデータラインＤＡＴ６−７を通じてホストに伝達される。その結果、第１乃至第３制御部２５０−２７０は３個のチャンネルを通じてホストとマルチアクセスされ、チャンネル別に独立的なデータ送受信を実行することができるようになる。

以上では、２チャンネルまたは３チャンネルを有するメモリカード１００、２００を例にあげてマルチチャンネルを有するメモリカードの構成および動作をよく見たが、これは一例に過ぎず、ＭＭＣカードの外にもＳＤカードのようにフラッシュメモリを使用する他のメモリカードにも本発明が適用されることができる。

図５は本発明の望ましい実施形態によるマルチチャンネルメモリカードの制御方法を示すフローチャートである。

図５を参照すると、本発明によるマルチチャンネルメモリカードの制御方法は、まず、メモリカードが第１タイプのメモリカードであるか、または第２タイプのメモリカードであるかを判別する(３００段階)。ここで、第１または第２タイプのメモリカードはフラッシュメモリが具備されたメモリカードであり、例えばＭＭＣカードおよびＳＤカードがこれに属する。

３００段階でメモリカードが第１タイプのメモリカード(例えば、ＭＭＣカード)であると判別されれば、マルチチャンネルを使用するか否かを決める(３１０段階)。３１０段階でマルチチャンネルを使用しないと決められた場合には、第１タイプのメモリカードのスペックによって定義されている１チャンネルデータ送受信を実行する(３２０段階)。例えば、第１タイプのメモリカードがＭＭＣカードの場合にはＭＭＣカードのスペックで支援されている１、４、または８ビットのデータ送受信を実行するようになる。

そして、３１０段階でマルチチャンネルを使用すると決められた場合にはチャンネルの個数を決め(３３０段階)、３３０段階で決められたチャンネルの個数に応じてコマンドラインおよびデータラインを設定する(３４０段階)。次に、各チャンネル別に送受信されるデータのビット数を決めた後、チャンネル別データ送受信を実行する(３５０段階)。この際、二つのチャンネルを通じてデータ送受信を実行する場合には、各チャンネルでは１または４ビットのデータ送受信を各々実行するようになり、３個のチャンネルを通じてデータ送受信を実行するようになる場合には、各チャンネルで１または２ビットのデータ送受信を各々実行するようになる。

一方、３００段階でメモリカードが第２タイプのメモリカード(例えば、ＳＤカード)であると判別されれば、マルチチャンネルを使用するか否かを決める(３６０段階)。３６０段階でマルチチャンネルを使用しないと決められた場合には第２タイプのメモリカードのスペックに決められている１チャンネルデータ送受信を実行する(３７０段階)。例えば、第２タイプのメモリカードがＳＤカードの場合にはＳＤカードのスペックで支援されている１、２または４ビットのデータ送受信を実行するようになる。

そして、３６０段階でマルチチャンネルを使用すると決められた場合にはチャンネルの個数を決め(３８０段階)、３８０段階で決められたチャンネルの個数に応じてコマンドラインおよびデータラインを設定する(３９０段階)。次に、各チャンネル別に送受信されるデータのビット数を決めた後、チャンネル別データ送受信を実行する(４００段階)。この際、二つのチャンネルを通じてデータ送受信を実行する場合、各チャンネルでは１または２ビットのデータ送受信を各々実行するようになり、３個のチャンネルを通じてデータ送受信を実行する場合には、各チャンネルで１ビットのデータ送受信を各々実行するようになる。

上述のように、本発明によるマルチチャンネルメモリカード１００、２００はチャンネルの個数に対応するコマンドラインを具備し、それにより複数個のコマンドを同時に実行する。例えば、２ビットのコマンドラインが具備された場合(すなわち、二つのチャンネルが具備された場合)、各々のコマンドラインは最大８ビットのデータラインを利用して一つの機能を実行するか、最大４ビットのデータラインを利用して二つの機能を同時に実行するようになる。

そして、３ビットのコマンドラインが具備される場合(すなわち、３個のチャンネルが具備された場合)、二つのコマンドラインは各々最大４ビットのデータラインを有し、一つの機能を実行しながら、他の一つのコマンドラインと最大２ビットのデータラインを利用して他の一つの機能を同時に実行するか、または二つのコマンドラインの各々が最大４ビットのデータラインを有し、２個の機能を同時に実行することもできる。そして、３個のコマンドラインが各々最大２ビットのデータラインを有し、三つの機能を同時に実行することもできる。

また、本発明によるメモリカードにはメモリカードスペックに定義されているクロックライン以外に少なくとも一つ以上のクロックラインをさらに定義することによって、各チャンネルで実行されるデータ送受信動作が各々独立的に制御されることができるように(すなわち、チャンネル別に独立的なインターフェースを実行するように)する。そして、マルチチャンネルを有する第１タイプのメモリカード(例えば、ＭＭＣカード)と第２タイプのメモリカード(例えば、ＳＤカード)の各入力ピンに対する定義および各チャンネル別送信ビット数が例として説明されたが、これは一例に過ぎず、各入力ピンの機能に対する定義は既存のスペックによって提供される入力ピンを再定義して使用することもでき、追加的なピンをさらに具備して使用することもできる。

以上のように、図面と明細書で最適な実施形態が開示された。ここで特定の用語が使用されたが、これは単に本発明を説明するための目的として使用されたに過ぎず、意味限定や特許請求の範囲に記載した本発明の範囲を制限するためではない。したがって、本技術分野の通常の知識を持つ者であれば、今後、多様な変形および均等な他の実施形態が可能であることを理解するであろう。したがって、本発明の真正な技術的保護範囲は特許請求の範囲の技術的思想によって決められなければならないであろう。

本発明の望ましい実施形態による２チャンネルメモリカードのブロック図である。 図１に示したメモリカードの２チャンネルマルチアクセス動作を説明するためのタイミング図である。 本発明の望ましい実施形態による３チャンネルメモリカードのブロック図である。 図３に示したメモリカードの３チャンネルマルチアクセス動作を説明するためのタイミング図である。 本発明の望ましい実施形態によるマルチチャンネルメモリカードの制御方法を示すフローチャートである。

符号の説明

１００、２００ メモリカード
１２０ 入力ピン
１３０、２３０ メモリコントローラ
１４０、２４０ インターフェース部
１５０、１６０、２５０−２７０ 制御部
１８０、２８０ メモリコア

Claims (42)

1. 複数個のデータ送受信チャンネルを具備したメモリカードと、
   前記メモリカードに具備されている前記データ送受信チャンネルを選択的に活性化させ、活性化された前記データ送受信チャンネルに複数個の命令語を発生して出力するホストとを含むことを特徴とする集積回路カードシステム。
2. 前記メモリカードは
   前記ホストから前記複数個の命令語を受け入れる複数個の入力ピンと、
   前記複数個の命令語を前記チャンネル別に区分するインターフェース部と、
   前記複数個のチャンネルを通じて前記ホストとマルチアクセスされて、前記チャンネル別に前記命令語を実行する複数個のメモリカード制御部とをさらに含むことを特徴とする請求項１に記載の集積回路カードシステム。
3. 前記複数個の入力ピンは前記メモリカードのスペックによって定義されたピンであることを特徴とする請求項２に記載の集積回路カードシステム。
4. 前記メモリカードは活性化された前記チャンネルの個数と同一の個数のコマンドピンを含むことを特徴とする請求項３に記載の集積回路カードシステム。
5. 前記コマンドピンは前記メモリカードのスペックに定義されている前記複数個の入力ピンのうちから割り当てられることを特徴とする請求項４に記載の集積回路カードシステム。
6. 前記コマンドピンは前記複数個の入力ピンと別個に割り当てられることを特徴とする請求項５に記載の集積回路カードシステム。
7. 前記メモリカードは少なくとも二つの以上の前記チャンネルが活性化された場合、前記各チャンネル別データ送受信動作が独立的に制御されることができるように、前記前記メモリカードのスペックに定義されている入力ピン以外に、少なくとも一つ以上の第２クロック入力ピンをさらに含み、前記第２クラブ入力ピンは第１クロック入力ピンとは別個であることを特徴とする請求項３に記載の集積回路カードシステム。
8. 前記第２クロック入力ピンは前記メモリカードのスペックに定義されている前記複数個の入力ピンのうちから割り当てられることを特徴とする請求項７に記載の集積回路カードシステム。
9. 前記第２クロック入力ピンは前記複数個の入力ピンのうちから選択されることを特徴とする請求項８に記載の集積回路カードシステム。
10. 前記メモリカードはフラッシュメモリで構成されたメモリコアをさらに含むことを特徴とする請求項１に記載の集積回路カードシステム。
11. 前記メモリカードはマルチメディアカードおよびＳＤカードのうちの一つであることを特徴とする請求項１に記載の集積回路カードシステム。
12. メモリコアと、
    ホストから一つまたはそれ以上の命令語を受け入れる複数個の入力ピンと、
    前記命令語に応答して一つまたはそれ以上のデータ送受信チャンネルを活性化させて前記ホストとの間のデータ送受信を実行し、前記データ送受信の結果を前記メモリコアに貯蔵するメモリカード制御装置とを含むことを特徴とするメモリカード。
13. 前記メモリカード制御装置は
    前記複数個の命令語を前記チャンネル別に区分するインターフェース部と、
    前記複数個のチャンネルを通じて前記ホストとマルチアクセスされて、前記チャンネル別に前記命令語を実行する複数個のメモリカード制御部とをさらに含むことを特徴とする請求項１２に記載のメモリカード。
14. 前記複数個の入力ピンは前記メモリカードのスペックによって定義されたピンであることを特徴とする請求項１２に記載のメモリカード。
15. 前記メモリカードは複数個のコマンドピンをさらに含み、前記コマンドピンは活性化された前記チャンネルの個数と同一の個数を有することを特徴とする請求項１４に記載のメモリカード。
16. 前記コマンドピンは前記メモリカードのスペックに定義されている前記複数個の入力ピンのうちから割り当てられることを特徴とする請求項１５に記載のメモリカード。
17. 前記メモリカードは少なくとも二つの以上の前記チャンネルが活性化された場合、前記各チャンネル別データ送受信動作が独立的に制御されることができるように、前記メモリカードのスペックに定義されている少なくとも一つの以上の第２クロック入力ピンをさらに含み、前記第２クロック入力ピンは第１クロック入力ピンとは別個であることを特徴とする請求項１４に記載のメモリカード。
18. 前記第２クロック入力ピンは前記メモリカードのスペックに定義されている前記複数個の入力ピンのうちから割り当てられることを特徴とする請求項１７に記載のメモリカード。
19. 前記メモリコアはフラッシュメモリコアであることを特徴とする請求項１２に記載のメモリカード。
20. 前記メモリカードはマルチメディアカードおよびＳＤカードのうちの一つであることを特徴とする請求項１２に記載のメモリカード。
21. ｎ個の集積回路カードシステムを制御する方法において、
    複数個のデータ送受信チャンネルを通じてホストから複数個の命令語を受信する段階と、
    マルチチャンネルを使用するか否かを決める段階と、
    前記マルチチャンネルが使用されない場合、単一チャンネルを通じて前記命令語を実行する段階と、
    前記マルチチャンネルが使用される場合、チャンネルの個数を確認する段階と、
    前記チャンネル別にコマンドラインを割り当てる段階と、
    前記チャンネルに対するデータ率を決める段階と、
    前記決められたデータ率で各チャンネル別命令語を実行する段階とを含むことを特徴とする集積回路カードシステムの制御方法。
22. 前記活性化された前記チャンネルの個数と同一の個数のコマンドラインが割り当てられることを特徴とする請求項２１に記載の集積回路カードシステムの制御方法。
23. 前記メモリカードのスペックに定義されている複数個の入力ピンのうちから前記コマンドピンを割り当てる段階をさらに含むことを特徴とする請求項２２に記載の集積回路カードシステムの制御方法。
24. 前記コマンドピンは前記複数個の入力ピンと別個に割り当てられることを特徴とする請求項２３に記載の集積回路カードシステムの制御方法。
25. 前記割り当てられたコマンドラインは二つまたはそれ以上のチャンネルを活性化させることを特徴とする請求項２１に記載の集積回路カードシステムの制御方法。
26. 前記二つまたはそれ以上の前記チャンネルが活性化された場合、前記各チャンネル別データ送受信動作が独立的に制御されることができるように、前記メモリカードのスペックに定義されている第１クロック入力ピン以外に少なくとも一つ以上の第２クロック入力ピンを割り当てる段階をさらに含むことを特徴とする請求項２５に記載の集積回路カードシステムの制御方法。
27. 前記第２クロック入力ピンは前記メモリカードのスペックに定義されている複数個の入力ピンのうちから割り当てられることを特徴とする請求項２６に記載の集積回路カードシステムの制御方法。
28. 前記第２クロック入力ピンは前記複数個の入力ピンと別個に割り当てられることを特徴とする請求項２７に記載の集積回路カードシステムの制御方法。
29. 前記マルチチャンネルを使用するか否かを決める段階を実行する前に、前記メモリカードが第１タイプのメモリカードであるか、または第２タイプのメモリカードであるかを区分することによって、前記メモリカードのタイプを分類する段階をさらに含むことを特徴とする請求項２１に記載の集積回路カードシステムの制御方法。
30. 前記第１タイプのメモリカードはマルチメディアカードであり、前記第２タイプのメモリカードはＳＤカードであることを特徴とする請求項２９に記載の集積回路カードシステムの制御方法。
31. マルチチャンネルを使用するか否かを決める段階と、
    前記チャンネルの個数を決める段階と、
    前記決められたチャンネルの個数に対応するようにコマンドラインとデータラインを割り当てる段階と、
    各チャンネル別命令語を実行する段階とを含むことを特徴とするメモリカードの制御方法。
32. 前記マルチチャンネルが使用されない場合、単一チャンネルを通じてホストから入力された複数個の命令語を実行する段階をさらに含むことを特徴とする請求項３１に記載のメモリカードの制御方法。
33. 前記チャンネルに対するデータ率を決める段階をさらに含むことを特徴とする請求項３１に記載のメモリカードの制御方法。
34. 前記活性化された前記チャンネルの個数と同一の個数のコマンドラインが割り当てられることを特徴とする請求項３１に記載のメモリカードの制御方法。
35. 前記メモリカードのスペックに定義されている複数個の入力ピンのうちで前記コマンドピンを割り当てる段階をさらに含むことを特徴とする請求項３１に記載のメモリカードの制御方法。
36. 前記コマンドピンは前記複数個の入力ピンと別個に割り当てられることを特徴とする請求項３５に記載のメモリカードの制御方法。
37. 前記割り当てられたコマンドラインは二つまたはそれ以上のチャンネルを活性化させることを特徴とする請求項３１に記載のメモリカードの制御方法。
38. 前記二つまたはそれ以上の前記チャンネルが活性化された場合、前記各チャンネル別データ送受信動作が独立的に制御されることができるように、前記メモリカードのスペックに定義されている第１クロック入力ピン以外に少なくとも一つ以上の第２クロック入力ピンを割り当てる段階をさらに含むことを特徴とする請求項３７に記載のメモリカードの制御方法。
39. 前記第２クロック入力ピンは前記メモリカードのスペックに定義されている複数個の入力ピンのうちから割り当てられることを特徴とする請求項３８に記載のメモリカードの制御方法。
40. 前記第２クロック入力ピンは前記複数個の入力ピンと別個に割り当てられることを特徴とする請求項３９に記載のメモリカードの制御方法。
41. 前記マルチチャンネルを使用するか否かを決める段階を実行する前に、前記メモリカードが第１タイプのメモリカードであるか、または第２タイプのメモリカードであるかを区分することによって、前記メモリカードのタイプを分類する段階をさらに含むことを特徴とする請求項３１に記載のメモリカードの制御方法。
42. 前記第１タイプのメモリカードはマルチメディアカードであり、前記第２タイプのメモリカードはＳＤカードであることを特徴とする請求項３１に記載のメモリカードの制御方法。

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