JP2005276887A - 半導体装置 - Google Patents
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Abstract
【解決手段】下地絶縁膜21下に形成された下層側絶縁膜5と、下層側絶縁膜5上に形成された配線パターン11を備え、下地絶縁膜15は下層側絶縁膜5上及び配線パターン11上に形成され、配線パターン11上の下地絶縁膜15に接続孔が形成されており、金属薄膜抵抗体21は少なくとも2本の帯状部21aと2本の帯状部21aに連続して形成された折返し部21bをもち、帯状部21aは配線パターン11上の領域とは離間して配置されており、折返し部21bは配線パターン11上の領域とは離間する領域で2本の帯状部21aを連結し、かつ配線パターン11上の領域を介して接続孔17内にわたって形成されている。
【選択図】図1
Description
金属薄膜抵抗体を備えた半導体装置において、高集積化の要求を満たすために、より高いシート抵抗を目指し、1000Å(オングストローム)以下という薄い膜厚で金属薄膜抵抗体を形成することが多い。
1)金属薄膜抵抗体に直接金属配線を接続する方法(例えば特許文献1参照。)。
2)金属薄膜抵抗体を形成した後、層間絶縁膜を形成し、その層間絶縁膜に接続孔を形成し、接続孔を介して金属配線を接続する方法(例えば特許文献2及び特許文献3参照。)。
3)金属薄膜抵抗体層上にバリヤ膜を形成し、そのバリヤ膜に金属配線を接続する方法(例えば特許文献4及び特許文献5参照。)。
図29を参照して、1)金属薄膜抵抗体上に直接金属配線を形成する方法を説明する。
素子分離酸化膜3及びトランジスタ素子等(図示は省略)の形成が完了したウェハ状のシリコン基板1上に層間絶縁膜5を形成し、層間絶縁膜5上に金属薄膜抵抗体101を形成する。金属薄膜抵抗体101上を含む層間絶縁膜5上全面に配線用金属膜を形成し、その配線用金属膜をウェットエッチング技術によりパターニングして金属配線パターン103を形成する。
一般的な半導体装置の製造工程では、配線用金属膜のエッチング処理にはドライエッチング技術が用いられるが、配線用金属膜の直下に膜厚が薄い金属薄膜抵抗体101が存在する状況下では、オーバーエッチングにより金属薄膜抵抗体101をエッチングしてしまうため、ドライエッチング技術を使用することができない。したがって、配線用金属膜をウェットエッチング技術によってパターニングして金属配線パターン103を形成する必要がある。
シリコン基板1上に素子分離酸化膜3、層間絶縁膜5及び金属薄膜抵抗体101を形成した後、金属薄膜抵抗体101上を含む層間絶縁膜5上に、金属配線との層間絶縁膜となるCVD(chemical vapor deposition)酸化膜105を形成する。CVD酸化膜105上に、金属薄膜抵抗体101の両端部に対応して開口部をもつ、金属配線接続用の接続孔を形成するためのレジストパターンを形成し、ウェットエッチング技術により、そのレジストパターンをマスクにしてCVD酸化膜105を選択的に除去して接続孔107を形成する。レジストパターン除去後、接続孔107内を含むCVD酸化膜105上に、AlSiCu膜からなる配線用金属膜を形成し、その配線用金属膜をパターニングして金属配線パターン109を形成する。
一般的な半導体装置の製造工程では、接続孔107の形成にはドライエッチング技術が用いられるが、金属薄膜抵抗体101が1000Åより薄い場合には、接続孔107が金属薄膜抵抗体101を突き抜けるのを防止するのは困難であり、ウェットエッチング技術により接続孔107を形成する必要がある。
シリコン基板1上に素子分離酸化膜3、層間絶縁膜5及び金属薄膜抵抗体101を形成した後、金属薄膜抵抗体101上を含む層間絶縁膜5上に、金属配線とのバリヤ膜となるTiW等の高融点金属膜を形成し、さらにその上に配線用金属膜を形成し、その配線用金属膜をドライエッチング技術によりパターニングして金属配線パターン111を形成する。このとき、配線用金属膜下には上記高融点金属膜が形成されているので、ドライエッチング技術を用いても金属薄膜抵抗体101がエッチングされることはない。その後、ウェットエッチング技術により金属配線パターン111をマスクにして上記高融点金属膜を選択的に除去して高融点金属膜パターン113を形成する。ここで、金属薄膜抵抗体101の直上に上記高融点金属膜があるので、ドライエッチング技術による上記高融点金属膜のパターニングは困難である。
図33を参照して、このような構造を金属薄膜抵抗体に適用した場合について説明する。図33において、(A)は平面図、(B)は(A)のX−X位置での断面図である。
また、(A)に示すように、複数の金属薄膜抵抗体101は金属配線パターン115を介して直列に接続されている。
素子分離酸化膜3が形成されたシリコン基板1上に層間絶縁膜5を形成し、層間絶縁膜5上に金属配線パターン115を形成し、金属配線パターン115上を含む層間絶縁膜5上全面にプラズマ窒化膜119を形成した後、プラズマ窒化膜119の一部分を取り除いて金属配線パターン115の端面及び上面の一部分を露出させる。その後、金属薄膜抵抗体用の金属薄膜を蒸着し、その金属薄膜をパターニングして金属薄膜抵抗体101を形成する。
また、(A)に示すように、複数の金属薄膜抵抗体101は金属配線パターン115を介して直列に接続されている。
しかし、図33に示した構造では、金属配線パターン115の側面に起因して金属配線パターン115近傍の下地絶縁膜131に段差が形成され、その段差が金属薄膜抵抗体101の線幅に影響を与え、金属薄膜抵抗体101の抵抗値について所望の値が得られないという問題があった。
しかし、図34に示した構造では、金属配線パターン115の側面に起因する段差が金属配線パターン115近傍の金属薄膜抵抗体101の線幅に影響を与え、この構造でも、金属薄膜抵抗体101の抵抗値について所望の値が得られないという問題があった。
本願特許請求の範囲及び本明細書において、金属薄膜抵抗体の下地膜である下地絶縁膜は単層の絶縁膜であってもよいし、複数層の絶縁膜からなる積層膜であってもよい。
このような逆スパッタリング残渣及び接続孔上端部のテーパー形状は、上記下地絶縁膜に接続孔を形成した後、Arガスを用いた逆スパッタリング処理(以下Ar逆スパッタリング処理と称す)を施すことにより形成することができる。
上記金属薄膜抵抗体は少なくとも2本の帯状部と上記帯状部に連続して形成された折返し部をもち、上記帯状部は上記配線パターン上の領域とは離間して配置されており、上記折返し部は上記配線パターンとは離間する領域で少なくとも2本の上記帯状部を連結し、かつ上記配線パターン上にわたって形成されているものである。
このような逆スパッタリング残渣及び配線パターンの上端部のテーパー形状は、上記下地絶縁膜上に上記配線パターンを形成した後、Ar逆スパッタリング処理を施すことにより形成することができる。
このような逆スパッタリング残渣は、上記配線パターン及び上記サイドウォールを形成した後、Ar逆スパッタリング処理を施すことにより形成することができる。
また、従来、金属薄膜抵抗体は下地膜の組成や下地膜形成からの経過時間等に起因して抵抗値が変動するなど、下地膜の影響を受けてしまうという問題があった。上述のように、この態様における逆スパッタリング残渣及接続孔上端部のテーパー形状は、下地絶縁膜に接続孔を形成した後にAr逆スパッタリング処理を行なうことにより形成することができるが、金属薄膜抵抗体用の金属薄膜を形成する前に下地絶縁膜に対してAr逆スパッタリング処理が施されていることにより、金属薄膜抵抗体のシート抵抗の下地膜依存性の軽減及び経時変化の低減を図ることができるという効果もある。
金属薄膜抵抗体の下地膜にAr逆スパッタリング処理を施すことにより得られる効果については後述にて詳細に説明する。
この態様における逆スパッタリング残渣及配線パターンの上端部のテーパー形状は、上述のように、下地絶縁膜及び配線パターンを形成した後にAr逆スパッタリング処理を行なうことにより形成することができるが、金属薄膜抵抗体用の金属薄膜を形成する前に下地絶縁膜に対してAr逆スパッタリング処理が施されていることにより、金属薄膜抵抗体のシート抵抗の下地膜依存性の軽減及び経時変化の低減を図ることができるという効果もある。
金属薄膜抵抗体の下地膜にAr逆スパッタリング処理を施すことにより得られる効果については後述にて詳細に説明する。
さらに、金属薄膜抵抗体は下地絶縁膜上からサイドウォール表面を介して配線パターン上にわたって形成されているので、配線パターン上に形成された接続孔を介して金属薄膜抵抗体と配線パターンの電気的接続を形成する場合に比べて上記接続孔を形成する一連の工程を行なわなくてよいので、工程の短縮及び簡素化を実現でき、かつ上記接続孔を有するがゆえの金属薄膜抵抗体のステップカバレージの悪化による金属薄膜抵抗体の抵抗値変動及び電極との接触抵抗の増大もない。
下地絶縁膜15に、金属薄膜抵抗体の折返し部及び端部ならびに金属配線パターン11に対応して接続孔17が形成されている。
したがって、帯状部21aの線幅をW、長さをL、抵抗率をRCrSiとすると、CrSi薄膜抵抗体21の抵抗値Rは式(1)を用いて算出することができる。
なお、式(1)において、帯状部の本数は任意の整数であり、この実施例では4本である。
さらに、接続孔17の上端部がテーパー状に形成されているので、CrSi薄膜抵抗体21を形成するためのCrSi薄膜形成時において接続孔17の上端部近傍に堆積されたCrSi薄膜のオーバーハングを防止して接続孔17内へのCrSi薄膜の堆積に及ぼす影響を低減することができ、CrSi薄膜のステップカバレージ、ひいてはCrSi薄膜抵抗体21のステップカバレージを向上させることができる。
また、金属薄膜抵抗体101は一般的に酸化されやすく、金属薄膜抵抗体101の表面が酸化された状態で金属配線パターン103用の金属膜を形成しても、金属薄膜抵抗体101と金属配線パターン103の良好な電気的接続を得ることができないという問題があった。一般的な半導体装置の製造工程では、シリコン基板表面等の自然酸化膜をフッ酸水溶液で除去することにより金属配線との良好な電気的接続を得ることができるが、金属薄膜抵抗体101はフッ酸に少なからずエッチングされてしまうため、金属配線パターン103用の金属膜を形成する前にフッ酸による酸化膜除去処理を行なうと金属薄膜抵抗体101の抵抗値のバラツキを招く虞があった。
しかし、金属薄膜抵抗体101と金属配線パターン109を電気的に接続するための接続孔107の形成については、上述のように、ウェットエッチング技術により開口する必要があり、微細化による高集積化の妨げとなる。さらに、接続孔107を形成するためのウェットエッチング処理においてフッ酸水溶液を使用するが、フッ酸により金属薄膜抵抗体101がエッチングされてしまうのを防止するには、金属薄膜抵抗体101上にバリヤ膜を形成及びパターニングする工程を新規に追加する等の対策が必要であり、工程数が増加するという問題があった。
さらに、高融点金属膜パターン113用の高融点金属膜の形成時には金属薄膜抵抗体101の表面は酸化されており、高融点金属膜パターン113との電気的接続を良好なものとするためには、フッ酸水溶液による金属薄膜抵抗体101表面の酸化膜除去が必要となるが、高融点金属膜パターン113を形成する前にフッ酸による酸化膜除去処理を行なうと金属薄膜抵抗体101の抵抗値がばらつく原因となる虞があった。
さらに、金属薄膜抵抗体が酸化されやすく、金属配線との良好な電気的接続を形成することが困難なので、金属薄膜抵抗体専用のバリヤ膜形成工程の追加や、フッ酸水溶液による表面酸化膜除去処理が必要であり、工程数が増加したり、抵抗値のバラツキを生む原因となったりしていた。
例えば並行平板型プラズマエッチング装置により、RFパワー:700W(ワット)、Ar:500sccm(standard cc/分)、CHF3:500sccm、CF4:500sccm、圧力:3.5Torr(トル)の条件で、レジストパターンをマスクにして下地絶縁膜15を選択的に除去して、下地絶縁膜15に接続孔17を形成する。接続孔17の底部には、反射防止膜兼バリヤ膜としての高融点金属膜9が約600Åの膜厚で残存している。
その後、レジストパターンを除去する(図2(c)参照)。
さらに、上記Ar逆スパッタリング処理を行なうことにより、後工程でCrSi薄膜27から形成されるCrSi薄膜抵抗体の下地膜依存性を改善できる。この効果については後述する。
例えばプラズマCVD法により、CrSi薄膜抵抗体21の形成領域を含んで下地絶縁膜15上に、パッシベーション膜23としての酸化シリコン膜及び窒化シリコン膜を順次形成する(図1参照)。以上により、半導体装置の製造工程が完了する。
これにより、CrSi薄膜抵抗体21の膜厚に関わらず、工程数を増加させることなく、CrSi薄膜抵抗体21の微細化及び抵抗値の安定化を実現することができる。
特に、上記逆スパッタリング残渣を備えている態様によれば、後述するように金属薄膜抵抗体のシート抵抗の下地膜依存性の軽減を図ることができるので、上記のような膜厚の金属薄膜抵抗体をもつ半導体装置に適用しても、金属薄膜抵抗体の抵抗値の安定化を実現することができる。
図4は、金属薄膜抵抗体のシート抵抗と膜厚との関係を示し、縦軸はシート抵抗(Ω/□)、横軸はCrSi膜厚(Å)を示す。
図5は、金属薄膜抵抗体のシート抵抗のウェハ面内の63箇所での測定結果の標準偏差(σ)を平均値(AVE)で割った値(σ/AVE)とCrSi膜厚との関係を示し、縦軸はσ/AVE(%)、横軸はCrSi膜厚(Å)を示す。
マルチチャンバースパッタリング装置を用いて、DCパワー:0.7KW、Ar:85sccm、圧力:8.5mTorr、ターゲット:Si/Cr=50/50wt%及び80/20wt%の2種について、体積時間を調整することにより、CrSi薄膜を25〜500Åの膜厚にサンプルを作成した。なお、Si/Cr=50/50wt%のサンプルについては膜厚が500Åのものは作成していない。
また、本サンプルでは、金属薄膜抵抗体に接続する下層の金属配線として、膜厚が5000ÅのAlSiCu膜を用い、AlSiCu膜とCrSi薄膜間の接続孔底部にはAlSiCu膜上のTiN膜が形成されていない構造を採用した。
また、金属配線とCrSi薄膜抵抗体とをつなぐ接続孔の平面寸法は0.6μm×0.6μmであった。
プラズマNSG膜は、並行平板型プラズマCVD装置を用いて、温度:400℃、圧力:3.0Torr、RFパワー:250W、SiH4:16sccm、N2O:1000sccmの条件で形成した。
これに対し、(A)に示すように、Ar逆スパッタリング処理を行なった場合、下地膜の種類及び経過時間ともに、CrSi薄膜抵抗体のシート抵抗にほとんど影響を与えていないのが分かる。
図8は、CrSi薄膜を形成した後に、温度25℃、湿度45%の大気中に放置した時間と、形成直後のシート抵抗(R0)からのシート抵抗の変化率(ΔR/R0)の関係を示す図であり、縦軸はΔR/R0(%)、横軸は放置時間(時間)を示す。
Ar逆スパッタリング処理については、処理を行なわないもの(Arエッチ無)、処理時間40秒で熱酸化膜換算:100Åのもの(Arエッチ:100Å)、処理時間80秒で熱酸化膜換算:200Åのもの(Arエッチ:200Å)の3種を準備した。
これに対し、Ar逆スパッタリング処理を行なったサンプル(Arエッチ:100Å、及びArエッチ:200Å)では、抵抗値の変化率は大幅に減少し、300時間以上放置しても、形成直後のシート抵抗±1%から外れることはなかった。
さらに、Arエッチ:100ÅとArエッチ:200Åを比較すると、Ar逆スパッタリング処理量の大小の影響は小さく、わずかなエッチング量で効果があることが判明した。
また、Ar逆スパッタリング処理方法も今回使用したDCバイアススパッタエッチング法に限定されるものではない。
高融点金属膜にはTiN膜を用いた。
CrSi薄膜抵抗体は、Si/Cr=80/20wt%、DCパワー:0.7KW、Ar:85sccm、圧力:8.5mTorr、体積時間:6秒の条件で50Åの膜厚に形成した。
CrSi薄膜形成前のAr逆スパッタリング処理は、DCバイアス:1250V、Ar:20sccm、圧力:8.5mTorr、処理時間:160秒の条件で行なった。これは、1000℃、ウェット雰囲気で形成した熱酸化膜を400Åだけエッチング除去するのに相当する処理である。
接続孔の平面寸法は0.6μm×0.6μmであった。接触抵抗測定方法は4端子法を用いた。
TiN膜を接続孔底部に有するサンプル(TiN有)は、熱処理を2回追加してもほとんど熱処理前の接触抵抗から変化していない。これに対し、TiN膜を完全に除去したサンプル(TiN無)は、2回の熱処理追加によって接触抵抗が熱処理前に比べて20%以上変動している。このことは、TiN膜がCrSi薄膜と金属配線の相互作用による抵抗変動を防止するバリヤ膜としての機能を有することを意味している。
例えば、金属配線パターン11用の金属膜を形成し、一旦大気に暴露した後、高融点金属膜を形成した場合には、配線用金属膜表面に形成される自然酸化膜の影響で、上記金属膜と高融点金属膜との間で電気的導通を確保することが困難になる。このようなときには、上記金属膜及び高融点金属膜をパターニングして形成した金属材料パターン7及び高融点金属膜9からなる金属配線パターン11上の下地絶縁膜15に接続孔17を形成する段階で、接続孔17底部の高融点金属膜9を全部除去することによって、金属配線パターン11とCrSi薄膜抵抗体21間の電気的接続を得ることができる。
一般に、反射防止膜としての高融点金属膜は500Å以下の膜厚に形成されるが、接続孔17の底部にバリヤ膜としての高融点金属膜9を残存させたい場合には、接続孔17形成時のオーバーエッチング(上記工程(3)参照)や、金属薄膜形成時のAr逆スパッタリング処理(上記工程(4)参照)において、高融点金属膜9の膜ベリが若干生じてしまうため、バリヤ膜としての機能を安定的に得るために、500Å以上の膜厚に形成することが好ましい。
CrSi薄膜抵抗体21及びCrSiN膜29の形成領域を含んで下地絶縁膜15上にパッシベーション膜23が形成されている。
図2(a)から(c)を参照して説明した上記工程(1)から(3)と同じ工程により、素子分離酸化膜3の形成が完了したウェハ状のシリコン基板1上に、層間絶縁膜5、金属配線パターン7及び高融点金属膜9からなる金属配線パターン11、下地絶縁膜15、ならびに接続孔17を形成する。
その後、下地絶縁膜15上にパッシベーション膜23を形成する。
さらに、CrSi薄膜抵抗体21の上面はCrSiN膜29により覆われているので、大気など、酸素を含む雰囲気中に暴露されてもCrSi薄膜抵抗体21の上面が酸化されることはない。
図10を参照して説明した実施例では、CrSi薄膜抵抗体21の上面にCrSiN膜29を形成することにより、CrSi薄膜抵抗体21の上面が大気に晒されてCrSi薄膜抵抗体21の抵抗値が変動するのを防止している。ここで、CrSi薄膜抵抗体21を形成するためのCrSi薄膜が成膜された段階で、CrSi薄膜と配線パターン11との電気的接続は完了しているため、CrSi薄膜21上に新たな薄膜が成膜されても、特性上何ら影響を与えるものではない。
なお、CrSiN膜は、N2分圧を例えば6〜11%程度添加してリアクティブスパッタにより形成するようにすれば、CrSiN膜自体を金属薄膜抵抗体として使用することも可能である。
上記製造方法例のように、CrSi薄膜抵抗体21用のCrSi薄膜27上にCrSiN膜29を形成する構成であれば、新しい装置を購入すること無く、既存のマルチチャンバースパッタ装置を用いてCrSi薄膜抵抗体21の耐酸化カバー膜となるCrSiN膜29を、真空状態を破ること無く形成することができる。
CrSi薄膜抵抗体21の折返し部21b及び端部21cに対応する領域を含んで層間絶縁膜5上に、金属材料パターン7と高融点金属膜9からなる金属配線パターン11が形成されている。
折返し部21b及び端部21cは、帯状部21aに連続する領域から、金属配線パターン11の一側面に形成されたサイドウォール13上及び逆スパッタリング残渣14上、金属配線パターン11上、並びに金属配線パターン11の上記一側面とは反対側の側面に形成されたサイドウォール13及び逆スパッタリング残渣14の表面を介して層間絶縁膜5上に延伸して形成されており、折返し部21b及び端部21cと金属配線パターン11は互いに交差して形成されている。
CrSi薄膜抵抗体21の形成領域を含む層間絶縁膜5上に最終保護膜としてのパッシベーション膜23が形成されている。
したがって、帯状部21aの線幅をW、長さをL、抵抗率をRCrSiとすると、CrSi薄膜抵抗体21の抵抗値Rは上記の式(1)を用いて算出することができ、設計者は式(1)を用いてCrSi薄膜抵抗体21の抵抗値の計算を行なうことにより、正確かつ容易に所望の抵抗値のレイアウトが可能になる。
さらに、高融点金属膜9はバリヤ膜兼反射防止膜としても機能しており、従来技術に比べて製造工程を増加させることなく高融点金属膜9を形成することができるので、製造コストの増大を防止しつつ、金属薄膜抵抗体と配線パターンの接触抵抗を安定させることができる。
例えばプラズマCVD法により、層間絶縁膜5上全面にパッシベーション膜23としてのシリコン酸化膜及びシリコン窒化膜を順次形成する。以上により、半導体装置の製造工程が完了する(図12参照。)。
したがって、図15に示した実施例では図12を参照して説明した実施例と同様の作用効果を得ることができ、図16に示した実施例では図14を参照して説明した実施例と同様の作用効果を得ることができる。なお、CrSi薄膜抵抗体21の一部は金属材料パターン9の側面と接触しているので、CrSi薄膜抵抗体21と金属材料パターン9の間に高融点金属膜9を設けていることによる接触抵抗の安定性の向上についての効果は低下するものと考えられる。
これにより、例えばCrSi薄膜抵抗体21のレイアウト変更をCrSi薄膜抵抗体21及び最上層の金属配線パターンのレイアウト変更により実現できるなど、設計の自由度を向上させることができる。
下地絶縁膜15に、金属薄膜抵抗体の折返し部及び端部ならびにポリシリコン配線パターン37に対応して接続孔17が形成されている。(C)に示すように、接続孔17の底面は高融点金属膜9の表面側の一部が除去されて形成されており、接続孔17の上端部はテーパー形状に形成されている。また、接続孔17の内壁には逆スパッタリング残渣19が形成されている。
帯状部21aは、ポリシリコン配線パターン37の存在による下地絶縁膜15の段差に起因して帯状部21aの線幅に影響が出ない程度にポリシリコン配線パターン37上の領域とは離間する領域に配置されている。
折返し部21b及び端部21cは、帯状部21aの端部から下地絶縁膜15の段差部及びポリシリコン配線パターン37上の領域を介して接続孔17内にわたって形成されており、接続孔17内で金属配線パターン11と電気的に接続されている。
シリコン基板1上に素子分離酸化膜3を形成し、素子分離酸化膜3以外のシリコン基板1表面にトランジスタのゲート酸化膜などの酸化膜(図示は省略)を形成した後、シリコン基板1上全面に低抵抗化したポリシリコン膜を形成し、さらにその上に高融点金属膜を形成し、そのポリシリコン膜及び高融点金属膜をパターニングしてポリシリコンパターン33及び高融点金属膜35からなるポリシリコン配線パターン37を形成する。ここで、ポリシリコン配線パターン37の形成と同時にトランジスタのゲート電極も形成される。また、ポリシリコン配線パターン37は、ポリシリコンパターン33を形成した後、その側面にサイドウォールを形成し、サリサイド処理によりポリシリコンパターン33の上面に高融点金属膜35を形成したものであってもよい。
折返し部21b及び端部21cは、帯状部21aに連続する領域から、ポリシリコン配線パターン37の一側面に形成されたサイドウォール13上及び逆スパッタリング残渣39上、ポリシリコン配線パターン37上、並びにポリシリコン配線パターン37の上記一側面とは反対側の側面に形成されたサイドウォール13及び逆スパッタリング残渣39の表面を介して素子分離酸化膜3上に延伸して形成されており、折返し部21b及び端部21cとポリシリコン配線パターン37は互いに交差して形成されている。
シリコン基板1上に素子分離酸化膜3を形成し、素子分離酸化膜3以外のシリコン基板1表面にトランジスタのゲート酸化膜などの酸化膜(図示は省略)を形成した後、シリコン基板1上全面に低抵抗化したポリシリコン膜を形成し、さらにその上に高融点金属膜を形成し、そのポリシリコン膜及び高融点金属膜をパターニングしてポリシリコンパターン33及び高融点金属膜35からなるポリシリコン配線パターン37を形成する。ここで、ポリシリコン配線パターン37の形成と同時にトランジスタのゲート電極も形成される。その後、図13(b)を参照して説明した上記工程(2)と同様にして、ポリシリコン配線パターン37の側面にサイドウォール13を形成する。
また、ポリシリコン配線パターン37及びサイドウォール13は、ポリシリコンパターン33を形成した後、その側面にサイドウォール13を形成し、サリサイド処理によりポリシリコンパターン33の上面に高融点金属膜35を形成したものであってもよい。
このように、ポリシリコン配線パターン37及びサイドウォール13をトランジスタのゲート電極と同時に形成するようにすれば、製造工程を増加させることはない。
したがって、図21に示した実施例では図19を参照して説明した実施例と同様の作用効果を得ることができ、図22に示した実施例では図20を参照して説明した実施例と同様の作用効果を得ることができる。
ただし、ポリシリコン配線パターン37はこのような構造に限定されるものではなく、図17に示したようにポリシリコンパターン33の上面のみに高融点金属膜35を備えているようにしてもよいし、高融点金属膜35を備えておらず、ポリシリコンパターン33のみによって構成されていてもよい。ポリシリコン配線パターンがポリシリコンパターンのみによって構成されていている場合には、Ar逆スパッタリング処理によりポリシリコンパターンの上端部にテーパー形状が形成される。
直流電源43からの電源を負荷45に安定して供給すべく、定電圧発生回路47が設けられている。定電圧発生回路47は、直流電源43が接続される入力端子(Vbat)49、基準電圧発生回路(Vref)51、演算増幅器(比較回路)53、出力ドライバを構成するPチャネルMOSトランジスタ(以下、PMOSと略記する)55、分割抵抗素子R1,R2及び出力端子(Vout)57を備えている。
電圧検出回路59において、符号53は演算増幅器で、その反転入力端子(−)に基準電圧発生回路51が接続され、基準電圧Vrefが印加される。入力端子(Vsens)61から入力される測定すべき端子の電圧が分割抵抗素子R1とR2によって分割されて演算増幅器53の非反転入力端子(+)に入力される。演算増幅器53の出力は出力端子(Vout)63を介して外部に出力される。
図27及び図28は、その分割抵抗回路のレイアウト例を示すレイアウト図であり、図27はヒューズ素子部分のレイアウト例を示し、図28は抵抗素子部分のレイアウト例を示す。
抵抗素子RT0,RT1,…,RTmの値は抵抗素子Rbottom側から順に二進数的に増加するよう設定されている。すなわち、抵抗素子RTnの抵抗値は、抵抗素子RT0の抵抗値を単位値とし、その単位値の2n倍である。
図27及び図28において、符号A−A間、符号B−B間、符号C−C間、符号D−D、符号E−E、符号F−F及び符号G−G間はそれぞれ金属配線パターン11により電気的に接続されている。
このような分割抵抗回路では、任意のヒューズ素子RL0,RL1,…,RLmをレーザー光によって切断することにより、所望の直列抵抗値を得ることができる。
本発明を適用した分割抵抗回路によれば分割抵抗回路の出力電圧の精度の向上を図ることができるので、定電圧発生回路47の出力電圧の安定化を図ることができる。
本発明を適用した分割抵抗回路によれば分割抵抗回路の出力電圧の精度の向上を図ることができるので、電圧検出回路59の電圧検出能力の精度の向上を図ることができる。
3 素子分離酸化膜
5 層間絶縁膜
7 金属材料パターン
9 高融点金属膜
11 金属配線パターン
13 サイドウォール容量素子の下層側電極
15 層間絶縁膜
17 接続孔
19,31,39,41 逆スパッタリング残渣
21 CrSi薄膜抵抗体
21a 帯状部
21b 折返し部
21c 端部
23 パッシベーション膜
27 CrSi薄膜
29 CrSiN膜
33 金属材料パターン
35 高融点金属膜
37 ポリシリコン配線パターン
43 直流電源
45 負荷
47 定電圧発生回路
49 入力端子
51 基準電圧発生回路
53 演算増幅器
55 PチャネルMOSトランジスタ
57 出力端子
59 電圧検出回路
61 入力端子
63 出力端子
R1,R2 分割抵抗素子
Rbottom,RT0,RT1,…,RTm,Rtop 抵抗素子
RL0,RL1,…,RLm ヒューズ素子
NodeL,NodeM 端子
Claims (15)
- 下地絶縁膜上に金属薄膜抵抗体を備えた半導体装置において、
前記下地絶縁膜下に形成された下層側絶縁膜と、
前記下層側絶縁膜上に形成された配線パターンを備え、
前記下地絶縁膜は前記下層側絶縁膜上及び前記配線パターン上に形成され、前記配線パターン上の前記下地絶縁膜に接続孔が形成されており、
前記金属薄膜抵抗体は少なくとも2本の帯状部と前記帯状部に連続して形成された折返し部をもち、
前記帯状部は前記配線パターン上の領域とは離間して配置されており、
前記折返し部は前記配線パターン上の領域とは離間する領域で少なくとも2本の前記帯状部を連結し、かつ前記配線パターン上の領域を介して前記接続孔内にわたって形成されていること特徴とする半導体装置。 - 前記接続孔の少なくとも上端部がテーパー状に形成されており、かつ、成分に少なくとも前記配線パターン及び前記下地絶縁膜の材料ならびにArを含んでいる逆スパッタリング残渣が前記接続孔の内壁に形成されている請求項1に記載の半導体装置。
- 前記配線パターンは、金属材料パターンと、前記金属材料パターンの少なくとも上面に形成された高融点金属膜により構成されている請求項1又は2に記載の半導体装置。
- 前記配線パターンは、ポリシリコンパターンと、前記ポリシリコンパターンの少なくとも上面に形成された高融点金属膜により構成されている請求項1又は2に記載の半導体装置。
- 下地絶縁膜上に金属薄膜抵抗体を備えた半導体装置において、
前記下地絶縁膜下に形成された配線パターンを備え、
前記金属薄膜抵抗体は少なくとも2本の帯状部と前記帯状部に連続して形成された折返し部をもち、
前記帯状部は前記配線パターン上の領域とは離間して配置されており、
前記折返し部は前記配線パターンとは離間する領域で少なくとも2本の前記帯状部を連結し、かつ前記配線パターン上にわたって形成されていること特徴とする半導体装置。 - 前記配線パターンの上端部はテーパー形状に形成されており、かつ前記配線パターンの前記下地絶縁膜側の側面に逆スパッタリング残渣が形成されている請求項5に記載の半導体装置。
- 前記配線パターンの側面に形成された絶縁性材料からなるサイドウォールをさらに備え、
前記折返し部は前記下地絶縁膜上から前記サイドウォール表面を介して前記配線パターン上にわたって形成されている請求項5に記載の半導体装置。 - 前記サイドウォールの前記下地絶縁膜側の表面に、成分に少なくとも前記サイドウォールの材料及びArを含んでいる逆スパッタリング残渣が形成されている請求項7に記載の半導体装置。
- 前記配線パターンは、金属材料パターンと、前記金属材料パターンの少なくとも上面に形成された高融点金属膜により構成されている請求項7又は8に記載の半導体装置。
- 前記配線パターンは、ポリシリコンパターンと、前記ポリシリコンパターンの少なくとも上面に形成された高融点金属膜により構成されている請求項7又は8に記載の半導体装置。
- 前記折返し部は前記配線パターンと交差して形成されている請求項5から10のいずれかに記載の半導体装置。
- 前記金属薄膜抵抗体の上面を覆う金属窒化膜を備え、前記金属薄膜抵抗体の上面と前記金属窒化膜の間には金属酸化膜は形成されていない請求項1から11のいずれかに記載の半導体装置。
- 2個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、
前記抵抗素子は、請求項1から12のいずれかに記載の金属薄膜抵抗体により構成されていることを特徴とする半導体装置。 - 入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、
前記分割抵抗回路として請求項13に記載の分割抵抗回路を備えていることを特徴とする半導体装置。 - 入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
前記分割抵抗回路として請求項13に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
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