JP2005236518A - 薄膜バルク音響共振子およびその製造方法 - Google Patents
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Abstract
【課題】エアブリッジ方式のＦＢＡＲにおいて、圧電膜に対する局所的応力が緩和され、圧電膜の破損や破壊を招かない安定した構造、高歩留り化による生産性の向上およびそれに伴う低コスト化を実現し、優れた共振特性（圧電膜の高配向化や緻密化）を有するＦＢＡＲおよびその製造方法を提供する。
【解決手段】基板１０と、基板１０に凸状に形成された支持層１１と、支持層１１の上部の空隙Ｖを含む領域において、基板１０および支持層１１上に形成された下部電極１２、圧電膜１３および上部電極１４の積層体とを有し、空隙Ｖは、支持層１１と下部電極１２との間に、少なくとも一部が支持層１１の表面よりも上方に位置するように形成され、共振領域を構成している。ここで、たとえば、支持層１１は、支持層１１表面から空隙Ｖの頂部までの最大高さの２０％以上の高さを有する。
【選択図】図１
【解決手段】基板１０と、基板１０に凸状に形成された支持層１１と、支持層１１の上部の空隙Ｖを含む領域において、基板１０および支持層１１上に形成された下部電極１２、圧電膜１３および上部電極１４の積層体とを有し、空隙Ｖは、支持層１１と下部電極１２との間に、少なくとも一部が支持層１１の表面よりも上方に位置するように形成され、共振領域を構成している。ここで、たとえば、支持層１１は、支持層１１表面から空隙Ｖの頂部までの最大高さの２０％以上の高さを有する。
【選択図】図１
Description
本発明は、薄膜バルク音響共振子（Ｔｈｉｎ Ｆｉｌｍ Ｂｕｌｋ Ａｃｏｕｓｔｉｃ Ｗａｖｅ Ｒｅｚｏｎａｔｏｒｓ、以下、ＦＢＡＲとも称する）およびその製造方法に関するものである。
携帯電話などのワイヤレス通信システムやワイヤレスセンシングシステムにおける送信フィルタやデュプレクサなどの回路に用いられる素子として、フィルタ特性などに優れ、装置の小型化を可能にするＦＢＡＲは注目を浴びている
上記のＦＢＡＲの構造および製造方法としては、（１）基板加工方式、（２）裏面ＶＩＡ方式、（３）エアブリッジ方式、および（４）多層音響ミラー方式およびこれらを組み合わせた方式などが知られている。
上記の中で、特にエアブリッジ方式あるいはエアブリッジ方式と上記の他の方式とを組み合わせた方式は、製造方法上の複雑な工程を簡略化でき、低コスト化の可能性が高い方法の一つとして知られている。
上記の中で、特にエアブリッジ方式あるいはエアブリッジ方式と上記の他の方式とを組み合わせた方式は、製造方法上の複雑な工程を簡略化でき、低コスト化の可能性が高い方法の一つとして知られている。
たとえば、非特許文献１には、エアブリッジ方式のＦＢＡＲの製造方法において、酸化亜鉛（ＺｎＯ）からなる犠牲層を用いて基板上にエアブリッジを形成することが可能であるとの記載がある。
また、非特許文献２には、エアブリッジ方式のＦＢＡＲの製造方法において、犠牲層にＣｕ膜を採用することで、効果的な特性を有するＦＢＡＲを製造することが可能であるとの記載がある。
さらに、特許文献１には、ＦＢＡＲを形成するために改良された方法や、従来用いられてきた基板より効果的な特性を持った基板上に形成されたＦＢＡＲについての記載がなされている。
一方、非特許文献３には、ゲルマニウム（Ｇｅ）からなる犠牲層を用いて基板上にエアブリッジを形成することで、従来の材料の場合より効果的にＦＢＡＲが半導体集積回路上に搭載できる製造方法についての記載がなされている。
図１１は、従来例に係る上記のエアブリッジ方式のＦＢＡＲの構成を示す模式断面図である。
基板１００上に、下部電極１０１、圧電膜１０２、および上部電極１０３が積層されている。
ここで、下部電極１０１と基板１００との間には、所定の空隙Ｖが設けられており、圧電膜の振動を可能にする共振領域であるキャビティとなっている。
基板１００上に、下部電極１０１、圧電膜１０２、および上部電極１０３が積層されている。
ここで、下部電極１０１と基板１００との間には、所定の空隙Ｖが設けられており、圧電膜の振動を可能にする共振領域であるキャビティとなっている。
上記のエアブリッジ方式のＦＢＡＲは、構造上、共振領域となる空隙Ｖに起因する凸状の表面起伏が特徴的である。このため、圧電膜１０２に対して空隙Ｖの外周縁部に相当する部分Ｓａにおいて凸状の表面起伏に起因する段差形状が形成され、圧電膜１０２に過大な膜応力の蓄積と集中が発生する。
また、ＦＢＡＲに形成される圧電膜としては、たとえば、ＡｌＮ、ＺｎＯ、およびＰＺＴなどのバルク弾性デバイスに優れた圧電定数や弾性定数を有するセラミック系の圧電材料を採用することが望ましい。しかしながら、これらの材料は一般に著しく高い脆性を有する。このため、圧電膜への局所的な応力の蓄積と集中によって圧電膜の破損や破壊ＣＲを引き起こしやすいという課題を有する。
それらセラミック系圧電膜への部分的応力集中は、ＦＢＡＲ製造工程を付加していく際、物理的衝撃や熱処理リサイクル、および付加される電極膜応力との相互作用などの影響が加わるにつれ、破損や破壊を次第に引き起こし始める。
このようなわずかな工程の環境負荷が圧電膜の欠陥を誘発し、その後の工程で次第にそれらの不良が明らかになることが多い。
このようなわずかな工程の環境負荷が圧電膜の欠陥を誘発し、その後の工程で次第にそれらの不良が明らかになることが多い。
一方で、ＦＢＡＲの共振特性を向上させるためには、優れた圧電特性と弾性特性とを備えた圧電膜が求められる。現在、それらの圧電膜を得るにはスパッタリング法による成膜が一般的に行われており、ＡｌＮおよびＺｎＯなどでは特にＣ軸に高配向した緻密な膜を得ることが必要となる。
そのような特性を満たした膜ほど膜自体の内部応力が高くなる傾向にある。その結果、その高内部応力はエアブリッジ方式のＦＢＡＲの空隙周辺領域における表面起伏部での一層の破損や破壊を助長する。
そのような特性を満たした膜ほど膜自体の内部応力が高くなる傾向にある。その結果、その高内部応力はエアブリッジ方式のＦＢＡＲの空隙周辺領域における表面起伏部での一層の破損や破壊を助長する。
また、エアブリッジ方式のＦＢＡＲは、半導体集積回路への混載化が製造工程の整合性から最も有利な構造である。しかしながら、半導体集積回路に混載する際に大きな制約となるのが、圧電膜の低温成膜化プロセス（４００℃以下のスパッタリング工程）である。
この圧電膜の低温スパッタリング工程もまた同様に、圧電膜の内部応力が高くなる傾向にある。その結果、その高内部応力はエアブリッジ方式のＦＢＡＲの空隙周辺領域における表面起伏部での一層の破損や破壊を助長する。
この圧電膜の低温スパッタリング工程もまた同様に、圧電膜の内部応力が高くなる傾向にある。その結果、その高内部応力はエアブリッジ方式のＦＢＡＲの空隙周辺領域における表面起伏部での一層の破損や破壊を助長する。
従って、エアブリッジ方式のＦＢＡＲにおいて、圧電膜の破損や破壊を招かない安定した構造、高歩留り化による生産性の向上と低コスト化、およびさらに優れた共振特性（圧電膜の高配向化や緻密化）を有するＦＢＡＲの提供の実現と、このようなＦＢＡＲの半導体集積回路への混載プロセスを実現するために、この圧電膜の局所的応力集中を緩和することが大きな課題となっている。
特表２００２−５０９６４４号公報
Ｈｉｒｏａｋｉ Ｓａｔｏｈ， Ｙａｓｕｏ Ｅｂａｔａ， Ｈｉｔｏｓｈｉ Ｓｕｚｕｋｉ ａｎｄ Ｃｈｏｊｉ Ｎａｒａｈａｒａ， 「Ａｎ Ａｉｒ−Ｇａｐ Ｔｙｐｅ Ｐｉｅｚｏｅｌｅｃｔｒｉｃ Ｃｏｍｐｏｓｉｔｅ Ｔｈｉｎ Ｆｉｌｍ Ｒｅｓｏｎａｔｏｒ」， ＩＥＥＥ Ｐｒｏｃ． ３９ｔｈ Ａｎｎｕａｌ Ｓｙｍｐ． Ｆｒｅｑ． Ｃｏｎｔｒｏｌ， ｐｐ．３６１−３５５ （１９８５）
「Ｔｈｉｎ Ｆｉｌｍ Ｂｕｌｋ Ａｃｏｕｓｔｉｃ ＷａｖｅＲｅｓｏｎａｔｏｒ」， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｕｌｔｒａｓｏｎｉｃｓ， Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ ａｎｄ Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｔｒｏｌ （２００２）
Ｍａｓａｙｏｓｈｉ Ｅｓａｓｉ ａｎｄ Ｍｏｔｏａｋｉ Ｈａｒａ， 「Ａｌｍｉｎｉｕｍ Ｎｉｔｒｉｄｅ Ｔｈｉｎ Ｆｉｌｍ ２ Ｇｚ Ｒｅｓｏｎａｔｏｒ Ｕｓｉｎｇ Ｇｅｒｍａｎｉｕｍ Ｓａｃｒｉｆｉｃｕａｌ Ｌａｙｅｒ Ｅｔｃｈｉｎｇ」， Ｍｅｍｓ Ｓｙｍｐｏｓｉｕｍ ２００２ Ｔｏｈｏｋｕ Ｕｎｉｖ．
解決しようとする問題点は、エアブリッジ方式の薄膜バルク音響共振子において、圧電膜に対して局所的応力が集中しやすい構造である点である。
上記の本発明の薄膜バルク音響共振子は、基板と、基板に凸状に形成された支持層と、支持層の上部の空隙を含む領域において、基板および支持層上に形成された下部電極、圧電膜および上部電極の積層体とを有し、空隙は、支持層と下部電極との間に、少なくとも一部が支持層の表面よりも上方に位置するように形成され、共振領域を構成している。
上記の本発明の薄膜バルク音響共振子は、基板に、下部電極、圧電膜および上部電極の積層体が形成されており、空隙領域における基板と下部電極の間に、少なくとも一部が基板の表面より上方に位置するように、共振領域を構成する空隙が構成されている。
ここで、空隙領域において、基板の上面に凸状に形成された支持層が形成されている。
ここで、空隙領域において、基板の上面に凸状に形成された支持層が形成されている。
上記の本発明の薄膜バルク音響共振子の製造方法は、基板上に犠牲層を形成する工程と、犠牲層上の一部に、犠牲層表面に対して非平行な側面を有するマスク層を形成する工程と、マスク層をマスクとして、マスク層の周辺に露出された犠牲層を除去する工程と、マスク層および犠牲層をマスクとして、マスク層の周辺に露出された基板を除去して、基板の一部を支持層に加工する工程と、少なくとも基板および犠牲層上に下部電極を形成する工程と、下部電極上に圧電膜を形成する工程と、圧電膜上の少なくとも一部に上部電極を形成する工程と、下部電極および圧電膜に、犠牲層を露出させる開口部を形成する工程と、開口部から犠牲層の少なくとも一部を除去する工程とを有する。
上記の本発明の薄膜バルク音響共振子の製造方法は、まず、基板上に犠牲層を形成する。
次に、犠牲層上の一部に、犠牲層表面に対して非平行な側面を有するマスク層を形成する。
次に、マスク層をマスクとして、マスク層の周辺に露出された犠牲層を除去する。
次に、マスク層および犠牲層をマスクとして、マスク層の周辺に露出された基板を除去して、基板の一部を支持層に加工する。
次に、少なくとも基板および犠牲層上に下部電極を形成する。
次に、下部電極上に圧電膜を形成する。
次に、圧電膜上の少なくとも一部に上部電極を形成する。
次に、下部電極および圧電膜に、犠牲層を露出させる開口部を形成する。
次に、開口部から犠牲層の少なくとも一部を除去する。
次に、犠牲層上の一部に、犠牲層表面に対して非平行な側面を有するマスク層を形成する。
次に、マスク層をマスクとして、マスク層の周辺に露出された犠牲層を除去する。
次に、マスク層および犠牲層をマスクとして、マスク層の周辺に露出された基板を除去して、基板の一部を支持層に加工する。
次に、少なくとも基板および犠牲層上に下部電極を形成する。
次に、下部電極上に圧電膜を形成する。
次に、圧電膜上の少なくとも一部に上部電極を形成する。
次に、下部電極および圧電膜に、犠牲層を露出させる開口部を形成する。
次に、開口部から犠牲層の少なくとも一部を除去する。
本発明の薄膜バルク音響共振子によれば、圧電膜に対する局所的応力が緩和され、圧電膜の破損や破壊を招かない安定した構造、高歩留り化による生産性の向上およびそれに伴う低コスト化を実現することができる。
本発明の薄膜バルク音響共振子の製造方法によれば、上記の本発明の薄膜バルク音響共振子を半導体集積回路への混載プロセスにより製造することができる。
本発明の薄膜バルク音響共振子の製造方法によれば、上記の本発明の薄膜バルク音響共振子を半導体集積回路への混載プロセスにより製造することができる。
以下、本発明の薄膜バルク音響共振子（ＦＢＡＲ）および薄膜バルク音響共振子の製造方法の実施の形態について、図面を参照して説明する。
第１の実施形態
図１は、本実施形態に係るＦＢＡＲの構成を示す模式断面図である。
たとえば、シリコン基板１０は、空隙領域に相当する領域の少なくとも一部において凸状に形成され、支持層１１を構成している。また、支持層１１の上層の空隙Ｖ領域を含む領域において、下部電極１２、圧電膜１３および上部電極１４の積層体が形成されている。下部電極１２および上部電極１４は、たとえば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルニミウム（Ａｌ）およびチタン（Ｔｉ）などからなる。また、圧電膜１３は、たとえば、窒化アルミニウム、酸化亜鉛およびＰＺＴなどからなる。
空隙領域において、シリコン基板１０と下部電極１２との間のシリコン基板１０の一部から形成された支持層１１上に、共振領域を構成する空隙Ｖが構成されている。ここで、支持層１１の表面は、たとえば、周辺のシリコン基板１０の表面と平行に形成され、周辺のシリコン基板１０の表面よりも上方に位置する。また、空隙Ｖの最上部は、支持層１１の表面よりも上方に位置する。さらに、空隙Ｖの端部の角度θ１および支持層１１の側面と基板１０表面から基板中心に向かう基板１０の延長線によって設定される角度θ２とは、同じ角度に形成されている。
下部電極１２および圧電膜１３には、空隙Ｖに通じる開口部Ｈが形成されている。
図１は、本実施形態に係るＦＢＡＲの構成を示す模式断面図である。
たとえば、シリコン基板１０は、空隙領域に相当する領域の少なくとも一部において凸状に形成され、支持層１１を構成している。また、支持層１１の上層の空隙Ｖ領域を含む領域において、下部電極１２、圧電膜１３および上部電極１４の積層体が形成されている。下部電極１２および上部電極１４は、たとえば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルニミウム（Ａｌ）およびチタン（Ｔｉ）などからなる。また、圧電膜１３は、たとえば、窒化アルミニウム、酸化亜鉛およびＰＺＴなどからなる。
空隙領域において、シリコン基板１０と下部電極１２との間のシリコン基板１０の一部から形成された支持層１１上に、共振領域を構成する空隙Ｖが構成されている。ここで、支持層１１の表面は、たとえば、周辺のシリコン基板１０の表面と平行に形成され、周辺のシリコン基板１０の表面よりも上方に位置する。また、空隙Ｖの最上部は、支持層１１の表面よりも上方に位置する。さらに、空隙Ｖの端部の角度θ１および支持層１１の側面と基板１０表面から基板中心に向かう基板１０の延長線によって設定される角度θ２とは、同じ角度に形成されている。
下部電極１２および圧電膜１３には、空隙Ｖに通じる開口部Ｈが形成されている。
上記のＦＢＡＲは、エアブリッジ型の薄膜バルク音響共振子であって、下部電極１２、圧電膜１３および上部電極１４の積層体と基板１０との間に形成された空隙Ｖに、基板１０の一部から構成された支持層１１が形成されている。これにより、従来のエアブリッジ型の薄膜バルク音響共振子と比較して、ある程度の空隙Ｖ高さを確保しながら圧電膜１３を支持層１１によって支えることができ、圧電膜１３に対する局所的応力が緩和される。従って、圧電膜１３の破損や破壊を招かない安定した製造、高歩留り化による生産性の向上と低コスト化を実現できる。
また、上記のＦＢＡＲにおいて、支持層１１の高さに対応する基板１０表面から支持層１１表面までの高さは、空隙Ｖの高さに対応する支持層１１表面から下部電極１２の内壁の最上部までの高さの２０％以上に相当することが好ましい。なお、支持層１１の高さを空隙の高さの２０％以上とする理由は後述する。これにより、圧電膜１３の膜応力を緩和して、破損や破壊を低減することができる。
また、支持層１１は、シリコン基板１０と一体に形成されている。なお、基板１０と支持層１１とは、同じ材料から形成されていることが望ましいが、基板１０が複数の層からなる積層体によって構成される場合は、支持層１１と基板１０とが異なる材料から形成されていてもよい。
また、支持層１１の端部の形状に対応する圧電膜１３と下部電極１２の界面の段差部における圧電膜１３と下部電極１２の界面ａが、シリコン基板１０の表面Ｓとなす角αが４０°以下である面を含んで構成されていることが好ましい。これにより、空隙Ｖの高さを確保しながら段差を小さく抑制することができるので、圧電膜１３に対する膜応力が緩和される。
同様に、空隙Ｖを構成する内壁面であって段差部における下部電極１２の内壁部ｂがシリコン基板１０の表面Ｓとのなす角βが４０°以下である面を含んで構成されていることが好ましい。
さらに、図示は省略されているが、段差部における圧電膜１３の最表部がシリコン基板１０の表面Ｓとのなす角が４０°以下である面を含んで構成されていることが好ましい。
さらに、図示は省略されているが、段差部における圧電膜１３の最表部がシリコン基板１０の表面Ｓとのなす角が４０°以下である面を含んで構成されていることが好ましい。
なお、上記の基板表面Ｓとのなす角において、シリコン基板１０と支持層１１表面とは平行に形成されているので、角αや角βは空隙Ｖの端部および支持層１１の端部の角度に相当する。
また、上記の角βや圧電膜１３の最表部と基板１０表面とのなす角が４０°以下となっている場合、通常は下部電極１２や圧電膜１３は膜厚が全面に均等に形成されているので、段差部における圧電膜１３と下部電極１２の界面ａとシリコン基板１０の表面Ｓとのなす角であって、空隙Ｖの端部および支持層１１の端部に対応する角が４０°以下になることを実現できる。
また、上記の角βや圧電膜１３の最表部と基板１０表面とのなす角が４０°以下となっている場合、通常は下部電極１２や圧電膜１３は膜厚が全面に均等に形成されているので、段差部における圧電膜１３と下部電極１２の界面ａとシリコン基板１０の表面Ｓとのなす角であって、空隙Ｖの端部および支持層１１の端部に対応する角が４０°以下になることを実現できる。
次に、上記の図１に示すＦＢＡＲの製造方法について説明する。
図２〜図４は、図１に示すＦＢＡＲの製造工程を順次示す模式断面図である。
まず、図２（ａ）に示すように、シリコン基板１０上に、たとえば、化学的気相成長（Ｃｈｅｍｉｃｈａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ、以下、ＣＶＤと称する）法により、酸化シリコンを１０００ｎｍ程度の膜厚で堆積させ、犠牲層３１を形成する。
図２〜図４は、図１に示すＦＢＡＲの製造工程を順次示す模式断面図である。
まず、図２（ａ）に示すように、シリコン基板１０上に、たとえば、化学的気相成長（Ｃｈｅｍｉｃｈａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ、以下、ＣＶＤと称する）法により、酸化シリコンを１０００ｎｍ程度の膜厚で堆積させ、犠牲層３１を形成する。
次に、図２（ｂ）に示すように、犠牲層３１の上部に空隙領域を保護するレジスト膜ＲＳをパターン形成する。レジスト膜ＲＳは、たとえば、犠牲層３１にレジスト膜材料を塗布し、既存のフォトリソグラフィー工程によって図２（ｂ）に示すようにパターン加工される。
次に、図２（ｃ）に示すように、レジスト膜ＲＳに、たとえばホットプレートを使用して１５０℃、１分３０秒のハードベーキングを施し、レジスト膜ＲＳの側面を４０〜５５°の順テーパー状に調整する。
次に、図３（ａ）に示すように、たとえば、ＣＨＦ3 、ＣＦ4 、ＡｒおよびＯ2 の混合ガスを用いて圧力５．３Ｐａ、高周波１２００Ｗの条件でレジスト膜ＲＳをマスクとしてドライエッチングを行い、レジスト膜ＲＳの周辺に露出した犠牲層３１およびその下層のシリコン基板１０の一部をそれぞれ連続して除去する。
ここで、犠牲層３１に順テーパーの側面ｂが形成され、パターン形成された犠牲層３１の側面ｂとシリコン基板１０の表面Ｓとのなす角、つまり後述する空隙Ｖの端部の角βが形成される。また、連続してシリコン基板１０の一部を支持層１１に加工することで、同様に支持層１１に順テーパーの側面ｂが形成される。
上記のエッチングにおいて、エッチングの混合ガス比を変えることによって、異なる材料からなる犠牲層３１および支持層１１の側面の形状をそれぞれ制御することができる。
ここで、犠牲層３１に順テーパーの側面ｂが形成され、パターン形成された犠牲層３１の側面ｂとシリコン基板１０の表面Ｓとのなす角、つまり後述する空隙Ｖの端部の角βが形成される。また、連続してシリコン基板１０の一部を支持層１１に加工することで、同様に支持層１１に順テーパーの側面ｂが形成される。
上記のエッチングにおいて、エッチングの混合ガス比を変えることによって、異なる材料からなる犠牲層３１および支持層１１の側面の形状をそれぞれ制御することができる。
また、犠牲層３１とシリコン基板１０のエッチングレートが異なるように混合ガス比を選択することで、犠牲層３１と支持層１１の側面のテーパー角度を制御することが可能である。たとえば、犠牲層３１のエッチングレートを２５０〜６００ｎｍ／分、シリコン基板１０のエッチングレートを３５０〜９００ｎｍ／分に制御して、それぞれの側面のテーパー角度を１０〜４５°に制御する。
さらに、エッチングにより一部除去された後のシリコン基板１０の表面から、犠牲層３１と接しエッチングされないシリコン基板１０の表面までの距離、つまり支持層１１の膜厚が犠牲層３１の膜厚に対して２０％以上の厚さになるように、エッチング時間を制御する。
その結果、上記のレジスト膜ＲＳの下層に相当し、犠牲層３１と接するシリコン基板１０が支持層１１に加工される。
次いで、犠牲層３１の上面に形成されたレジスト膜ＲＳを、たとえば、アッシング処理により除去する。
その結果、上記のレジスト膜ＲＳの下層に相当し、犠牲層３１と接するシリコン基板１０が支持層１１に加工される。
次いで、犠牲層３１の上面に形成されたレジスト膜ＲＳを、たとえば、アッシング処理により除去する。
次に、図３（ｂ）に示すように、犠牲層３１およびシリコン基板１０の表面、および犠牲層３１および支持層１１の側面に、たとえばスパッタリング法によりモリブデン（Ｍｏ）を１５０ｎｍの膜厚で堆積させ、下部電極１２を形成する。
ここで、下部電極１２の表面には、犠牲層３１および支持層１１の側面ｂに対応して、シリコン基板１０の表面Ｓのなす角であって、犠牲層３１および支持層１１を挟む角αを構成する面ａが形成される。
ここで、下部電極１２の表面には、犠牲層３１および支持層１１の側面ｂに対応して、シリコン基板１０の表面Ｓのなす角であって、犠牲層３１および支持層１１を挟む角αを構成する面ａが形成される。
次に、図３（ｃ）に示すように、たとえばスパッタリング法により下部電極の上層にＡｌＮなどの圧電材料を１．５μｍの膜厚で堆積させ、圧電膜１３を形成する。
ここで、圧電膜１３の表面には、犠牲層３１および支持層１１の側面と下部電極１２との界面ｂおよび下部電極１２と圧電膜１３との界面ａとに対応する面が形成され、界面ｂと基板１０の表面Ｓとのなす角βおよび界面ａと基板１０の表面Ｓとのなす角αとに対応する角が形成される。
ここで、圧電膜１３の表面には、犠牲層３１および支持層１１の側面と下部電極１２との界面ｂおよび下部電極１２と圧電膜１３との界面ａとに対応する面が形成され、界面ｂと基板１０の表面Ｓとのなす角βおよび界面ａと基板１０の表面Ｓとのなす角αとに対応する角が形成される。
次に、図４（ａ）に示すように、たとえばスパッタリング法により圧電膜１３の上層にモリブデン（Ｍｏ）を１４０〜１７０ｎｍの膜厚で堆積させ、所定のパターンに加工して上部電極１４を形成する。
次に、図４（ｂ）に示すように、圧電膜１３および下部電極１２に開口部Ｈを形成し、犠牲層３１の一部を露出させる。
次に、図４（ｃ）に示すように、たとえばＨＦ液などのウェットエッチングにより、開口部Ｈよりエッチング液を浸入させ、犠牲層３１を除去する。
以上の工程により、本実施形態に係るＦＢＡＲを形成することができる。
本実施形態によれば、本実施形態に係るＦＢＡＲを簡単に形成でき、たとえば半導体集積回路への混載プロセスにより製造することが実現できる。
以上の工程により、本実施形態に係るＦＢＡＲを形成することができる。
本実施形態によれば、本実施形態に係るＦＢＡＲを簡単に形成でき、たとえば半導体集積回路への混載プロセスにより製造することが実現できる。
第２の実施形態
図５は、本実施形態のＦＢＡＲの構成を示す模式断面図である。
本実施形態に係るＦＢＡＲは、図５に示す構成のように、支持層１１の端部の形状に対応する支持層１１の側面と基板表面の延長とのなす角θ２と、空隙Ｖの端部の形状に対応する下部電極１２の内壁面と支持層１１表面とのなす角θ１とが異なる角度を有する。つまり、圧電膜１３と下部電極１２の界面が、シリコン基板１０の表面Ｓに対して非平行であって、シリコン基板１０の表面Ｓとのなす角が、異なる複数の面がシリコン基板１０側から空隙Ｖの頂部側へ積み上げられた構成である。これにより、さらに圧電膜１３に対する応力を緩和することができる。
図５は、本実施形態のＦＢＡＲの構成を示す模式断面図である。
本実施形態に係るＦＢＡＲは、図５に示す構成のように、支持層１１の端部の形状に対応する支持層１１の側面と基板表面の延長とのなす角θ２と、空隙Ｖの端部の形状に対応する下部電極１２の内壁面と支持層１１表面とのなす角θ１とが異なる角度を有する。つまり、圧電膜１３と下部電極１２の界面が、シリコン基板１０の表面Ｓに対して非平行であって、シリコン基板１０の表面Ｓとのなす角が、異なる複数の面がシリコン基板１０側から空隙Ｖの頂部側へ積み上げられた構成である。これにより、さらに圧電膜１３に対する応力を緩和することができる。
図６は、図５に示すＦＢＡＲの一部を示す部分拡大図である。
図６に示すように、段差部における圧電膜１３と下部電極１２の界面が、シリコン基板１０の表面Ｓとなす角であって、空隙Ｖを挟む第１の角α１を構成する第１の面ａ１と、支持層１１を挟む第２の角α２を構成する第２の面ａ２とから構成されている。同様に、段差部における下部電極１２の内壁面が、シリコン基板１０の表面Ｓとなす角であって、空隙Ｖを挟む第１の角β１を構成する第１の面ｂ１と、支持層１１を挟む第２の角β２を構成する第２の面ｂ２とから構成されている。上記の第１の角α１，β１および第２の角α２，β２の少なくとも一方が４０°以下となる面を有することが好ましい。上記の構成において、第１の角α１＜第２の角α２であるが、第１の角α１＞第２の角α２であってもよい。
図６に示すように、段差部における圧電膜１３と下部電極１２の界面が、シリコン基板１０の表面Ｓとなす角であって、空隙Ｖを挟む第１の角α１を構成する第１の面ａ１と、支持層１１を挟む第２の角α２を構成する第２の面ａ２とから構成されている。同様に、段差部における下部電極１２の内壁面が、シリコン基板１０の表面Ｓとなす角であって、空隙Ｖを挟む第１の角β１を構成する第１の面ｂ１と、支持層１１を挟む第２の角β２を構成する第２の面ｂ２とから構成されている。上記の第１の角α１，β１および第２の角α２，β２の少なくとも一方が４０°以下となる面を有することが好ましい。上記の構成において、第１の角α１＜第２の角α２であるが、第１の角α１＞第２の角α２であってもよい。
本実施形態に係るＦＢＡＲの製造方法について説明する。本実施形態に係るＦＢＡＲは、実質的に上記の第１の実施形態と同様の工程と同様に形成することができるので、異なる部分を中心に説明する。
まず、図７（ａ）に示すように、シリコン基板１０上に、たとえば、ＣＶＤ法により、犠牲層３１として酸化シリコン膜を形成し、犠牲層３１の上部にレジスト膜ＲＳをパターン形成する。そして、たとえば、ホットプレートを使用してレジスト膜ＲＳをハードベーキングし、レジスト膜ＲＳの側面を順テーパー状に調整する。
まず、図７（ａ）に示すように、シリコン基板１０上に、たとえば、ＣＶＤ法により、犠牲層３１として酸化シリコン膜を形成し、犠牲層３１の上部にレジスト膜ＲＳをパターン形成する。そして、たとえば、ホットプレートを使用してレジスト膜ＲＳをハードベーキングし、レジスト膜ＲＳの側面を順テーパー状に調整する。
次に、図７（ｂ）に示すように、レジスト膜ＲＳをマスクとしてドライエッチングを行い、レジスト膜ＲＳの周辺に露出した犠牲層３１およびその下層のシリコン基板１０の一部をそれぞれ連続して除去する。
ここで、犠牲層３１に順テーパーの側面ｂ１が形成され、パターン形成された犠牲層３１の側面ｂ１とシリコン基板１０の表面Ｓとのなす角、つまり第１の角β１が形成される。第１の角β１は、後述する空隙Ｖの端部の角に対応する。また、連続してシリコン基板１０の一部を支持層１１に加工することで、同様に支持層１１に順テーパーの側面ｂ２が形成され、支持層１１の側面ｂ２とシリコン基板１０の表面Ｓとのなす角、つまり第２の角β２が形成される。第２の角β２は、後述する支持層１１の端部の角に対応する。
上記のエッチングにおいて、エッチングの混合ガス比を変えることによって犠牲層３１および支持層１１の側面の形状はそれぞれ制御される。
ここで、犠牲層３１に順テーパーの側面ｂ１が形成され、パターン形成された犠牲層３１の側面ｂ１とシリコン基板１０の表面Ｓとのなす角、つまり第１の角β１が形成される。第１の角β１は、後述する空隙Ｖの端部の角に対応する。また、連続してシリコン基板１０の一部を支持層１１に加工することで、同様に支持層１１に順テーパーの側面ｂ２が形成され、支持層１１の側面ｂ２とシリコン基板１０の表面Ｓとのなす角、つまり第２の角β２が形成される。第２の角β２は、後述する支持層１１の端部の角に対応する。
上記のエッチングにおいて、エッチングの混合ガス比を変えることによって犠牲層３１および支持層１１の側面の形状はそれぞれ制御される。
このとき、犠牲層３１とシリコン基板１０のエッチングレートが異なるように混合ガス比を選択して、犠牲層３１と支持層１１の側面のテーパー角度を制御する。
たとえば、犠牲層３１のエッチングレートを２５０〜６００ｎｍ／分、シリコン基板１０のエッチングレートを３５０〜９００ｎｍ／分に制御して、それぞれの側面のテーパー角度を１０〜４５°に制御する。
たとえば、犠牲層３１のエッチングレートを２５０〜６００ｎｍ／分、シリコン基板１０のエッチングレートを３５０〜９００ｎｍ／分に制御して、それぞれの側面のテーパー角度を１０〜４５°に制御する。
また、支持層１１の膜厚が犠牲層３１の膜厚に対して２０％以上の厚さになるように、エッチング時間を制御する。その結果、上記のレジスト膜ＲＳの下層に相当し、犠牲層３１と接するシリコン基板１０が支持層１１に加工される。
さらに、犠牲層３１の上面に形成されたレジスト膜ＲＳを、たとえば、アッシング処理により除去する。
さらに、犠牲層３１の上面に形成されたレジスト膜ＲＳを、たとえば、アッシング処理により除去する。
次に、図８（ａ）に示すように、犠牲層３１およびシリコン基板１０の表面、および犠牲層３１および支持層１１の側面に、たとえばスパッタリング法によりモリブデン（Ｍｏ）を堆積させ、下部電極１２を形成する。
ここで、下部電極１２の表面には、犠牲層３１の側面ｂ１の第１の角β１および支持層１１の側面ｂ２の第２の角β２にそれぞれ対応して、シリコン基板１０の表面Ｓのなす角であって、犠牲層３１を挟む第１の角α１を構成する第１の面ａ１と、第１の角α１と異なる第２の角α２を構成する第２の面ａ２とが形成される。
ここで、下部電極１２の表面には、犠牲層３１の側面ｂ１の第１の角β１および支持層１１の側面ｂ２の第２の角β２にそれぞれ対応して、シリコン基板１０の表面Ｓのなす角であって、犠牲層３１を挟む第１の角α１を構成する第１の面ａ１と、第１の角α１と異なる第２の角α２を構成する第２の面ａ２とが形成される。
次に、図８（ｂ）に示すように、たとえばスパッタリング法により下部電極の上層にＡｌＮなどの圧電材料を堆積させ、圧電膜１３を形成する。
ここで、圧電膜１３の表面には、第１の角α１を構成する第１の面ａ１および第１の角α１と異なる第２の角α２を構成する第２の面ａ２とに対応して、シリコン基板１０の表面Ｓのなす角であって、犠牲層３１を挟む第１の角γ１を構成する第１の面ｃ１と、第１の角γ１と異なる第２の角γ２を構成する第２の面ｃ２とが形成される。
ここで、圧電膜１３の表面には、第１の角α１を構成する第１の面ａ１および第１の角α１と異なる第２の角α２を構成する第２の面ａ２とに対応して、シリコン基板１０の表面Ｓのなす角であって、犠牲層３１を挟む第１の角γ１を構成する第１の面ｃ１と、第１の角γ１と異なる第２の角γ２を構成する第２の面ｃ２とが形成される。
その後、スパッタリング法などにより圧電膜１３の上層にモリブデン（Ｍｏ）を堆積させ、所定のパターンに加工して上部電極１４を形成し、圧電膜１３および下部電極１２に開口部Ｈを形成して犠牲層３１の一部を露出させる。
次に、たとえばＨＦ液などのウェットエッチングにより、開口部Ｈよりエッチング液を浸入させ、犠牲層３１を除去して、本実施形態に係るＦＢＡＲを形成することができる。
本実施形態によれば、本実施形態に係るＦＢＡＲを簡単に形成でき、たとえば半導体集積回路への混載プロセスにより製造することができる。
次に、たとえばＨＦ液などのウェットエッチングにより、開口部Ｈよりエッチング液を浸入させ、犠牲層３１を除去して、本実施形態に係るＦＢＡＲを形成することができる。
本実施形態によれば、本実施形態に係るＦＢＡＲを簡単に形成でき、たとえば半導体集積回路への混載プロセスにより製造することができる。
第３の実施形態
図９は、本実施形態のＦＢＡＲの構成を示す模式断面図である。
本実施形態に係るＦＢＡＲは、図９に示す構成のように、圧電膜１３と下部電極１２の界面が、シリコン基板１０の表面Ｓに対して非平行であって、シリコン基板１０の表面Ｓとのなす角が異なる複数の面がシリコン基板１０側から空隙Ｖの頂部側へと連続的に変化する接面を有する曲面から構成されている。これにより、さらに圧電膜１３に対する応力を緩和することができ、好ましい実施形態とすることができる。
図９は、本実施形態のＦＢＡＲの構成を示す模式断面図である。
本実施形態に係るＦＢＡＲは、図９に示す構成のように、圧電膜１３と下部電極１２の界面が、シリコン基板１０の表面Ｓに対して非平行であって、シリコン基板１０の表面Ｓとのなす角が異なる複数の面がシリコン基板１０側から空隙Ｖの頂部側へと連続的に変化する接面を有する曲面から構成されている。これにより、さらに圧電膜１３に対する応力を緩和することができ、好ましい実施形態とすることができる。
即ち、段差部における圧電膜１３と下部電極１２の界面が、シリコン基板１０の表面Ｓとなす角であって、空隙Ｖを挟む第１の角α１を構成する第１の面ａ１と、支持層１１を挟む第２の角α２を構成する第２の面ａ２を含むように、傾きが連続的に変化する接面を有する曲面Ｒとなっている。本実施形態においては、上記の曲面Ｒが空隙Ｖの頂部に至まで連続的に続いている。同様に、段差部における下部電極１２の内壁面が、シリコン基板１０の表面Ｓとなす角であって、空隙Ｖを挟む第１の角β１を構成する第１の面ｂ１と、支持層１１を挟む第２の角β２を構成する第２の面ｂ２とを含む曲面Ｒから構成されている。上記の曲面Ｒにおいて、空隙Ｖあるいは支持層１１を挟む角が４０°以下である接面を含むことが好ましい。
なお、本実施形態に係るＦＢＡＲは、犠牲膜および支持層を加工する形状が異なる以外は実質的に上記の実施形態と同様の工程によって形成することができる。
なお、本実施形態に係るＦＢＡＲは、犠牲膜および支持層を加工する形状が異なる以外は実質的に上記の実施形態と同様の工程によって形成することができる。
第４の実施形態
図１０は、本実施形態のＦＢＡＲの構成を示す模式断面図である。上述のように、基板１０の一部を加工して支持層１１を形成することもできるが、本実施形態のように、基板１０上に支持層１１を別途形成してもよい。このとき、基板１０と別途形成された支持層１１とを実質的な基板として加工をする。
本実施形態に係るＦＢＡＲは、図１０に示す構成のように、シリコン基板１０上の一部に支持層１１が形成され、他は上記と同様に支持層１１の上層の空隙領域を含む領域に、下部電極１２、圧電膜１３および上部電極１４の積層体が形成されている。支持層１１は、シリコン基板１０と異なる材料によって形成されている。
なお、本実施形態に係るＦＢＡＲは、実質的に上記の実施形態と同様の工程によって形成することができ、支持層１１と基板との材料が異なるのでエッチングレートの差を用いて容易に支持層１１を所望の形状に加工することができる。
図１０は、本実施形態のＦＢＡＲの構成を示す模式断面図である。上述のように、基板１０の一部を加工して支持層１１を形成することもできるが、本実施形態のように、基板１０上に支持層１１を別途形成してもよい。このとき、基板１０と別途形成された支持層１１とを実質的な基板として加工をする。
本実施形態に係るＦＢＡＲは、図１０に示す構成のように、シリコン基板１０上の一部に支持層１１が形成され、他は上記と同様に支持層１１の上層の空隙領域を含む領域に、下部電極１２、圧電膜１３および上部電極１４の積層体が形成されている。支持層１１は、シリコン基板１０と異なる材料によって形成されている。
なお、本実施形態に係るＦＢＡＲは、実質的に上記の実施形態と同様の工程によって形成することができ、支持層１１と基板との材料が異なるのでエッチングレートの差を用いて容易に支持層１１を所望の形状に加工することができる。
上記の実施形態のＦＢＡＲおよびその製造方法によれば、以下の効果を享受することができる。
（１）エアブリッジ方式ＦＢＡＲの構造上の課題である、共振領域の空隙周辺の表面起伏による圧電膜へ局所的に集中する応力を抑制し、圧電膜の破損や破壊を招かない安定した形成と、高歩留り化による生産性の向上およびそれに伴う低コスト化が、煩雑な工程を追加することなく可能となる。
（２）エアブリッジ方式ＦＢＡＲにおいて、共振特性に優れたＦＢＡＲを製造するために必要な品質の高い圧電膜として、高配向性化および緻密化した膜を採用することで生じる高い内部応力の集中にも十分耐えうるだけの応力緩和構造が可能となり、高性能化が可能となる。
（３）半導体集積回路への混載プロセスにおいて要求される４００℃以下の低温スパッタリング工程の採用によってもたらさせる、圧電膜の高内部応力にも十分耐えるだけの応力緩和構造が可能となり、半導体集積回路への混載が実現可能となる。
（４）圧電膜形成後のＦＢＡＲ製造工程に付加される物理的衝撃や熱処理サイクルおよび電極膜応力との相互作用など、製造プロセス上の制約を受けることがなくなり、最適な製造工程設計を圧電膜の破損や破壊の懸念なく採用することができる。
（５）機械的強度を十分確保することが可能になるので、過酷な使用環境に長期的に耐えることが可能となり、信頼性の高いＦＢＡＲを提供することができる。
（１）エアブリッジ方式ＦＢＡＲの構造上の課題である、共振領域の空隙周辺の表面起伏による圧電膜へ局所的に集中する応力を抑制し、圧電膜の破損や破壊を招かない安定した形成と、高歩留り化による生産性の向上およびそれに伴う低コスト化が、煩雑な工程を追加することなく可能となる。
（２）エアブリッジ方式ＦＢＡＲにおいて、共振特性に優れたＦＢＡＲを製造するために必要な品質の高い圧電膜として、高配向性化および緻密化した膜を採用することで生じる高い内部応力の集中にも十分耐えうるだけの応力緩和構造が可能となり、高性能化が可能となる。
（３）半導体集積回路への混載プロセスにおいて要求される４００℃以下の低温スパッタリング工程の採用によってもたらさせる、圧電膜の高内部応力にも十分耐えるだけの応力緩和構造が可能となり、半導体集積回路への混載が実現可能となる。
（４）圧電膜形成後のＦＢＡＲ製造工程に付加される物理的衝撃や熱処理サイクルおよび電極膜応力との相互作用など、製造プロセス上の制約を受けることがなくなり、最適な製造工程設計を圧電膜の破損や破壊の懸念なく採用することができる。
（５）機械的強度を十分確保することが可能になるので、過酷な使用環境に長期的に耐えることが可能となり、信頼性の高いＦＢＡＲを提供することができる。
実施例
図１に示す構成の第１の実施形態に係るＦＢＡＲにおいて、シリコン基板１０と下部電極１２との間の空隙領域に、シリコン基板１０の一部から形成された支持層１１の高さを、犠牲層３１の高さに対して０％、５％、１０％、１５％、２０％および２５％と種々に変化させたときの圧電膜１３の破損（クラック）および破壊（剥がれ）の発生について調べた。
図１に示す構成の第１の実施形態に係るＦＢＡＲにおいて、シリコン基板１０と下部電極１２との間の空隙領域に、シリコン基板１０の一部から形成された支持層１１の高さを、犠牲層３１の高さに対して０％、５％、１０％、１５％、２０％および２５％と種々に変化させたときの圧電膜１３の破損（クラック）および破壊（剥がれ）の発生について調べた。
その結果、支持層１１の高さが犠牲層３１の高さに対して０％〜５％の間においては、圧電膜１３の破損および破壊の発生が観察された。また、１０％においては、圧電膜の破壊の発生は観察されなかったが、圧電膜の破損が観察された。１５％においては破損の発生が観察される場合もあったが、２０％以上の高さにすると圧電膜の破損や破壊はほとんど観察されなかった。
上記のように、支持層１１の高さを犠牲層３１の高さに対して２０％以上に設計することで、圧電膜１３に対する応力を緩和することができる。その結果、製造工程上の物理的衝撃や熱処理サイクルおよび電極膜応力との相互作用などに十分耐える圧電膜を得ることができ、圧電膜の破損や破壊が抑制される。
上記のように、支持層１１の高さを犠牲層３１の高さに対して２０％以上に設計することで、圧電膜１３に対する応力を緩和することができる。その結果、製造工程上の物理的衝撃や熱処理サイクルおよび電極膜応力との相互作用などに十分耐える圧電膜を得ることができ、圧電膜の破損や破壊が抑制される。
次に、支持層の高さを２０％に固定して、圧電膜１３と下部電極１２の界面とシリコン基板１０の表面とのなす角であって、支持層の端部に対応する角αを８０°、６０°、４５°および４０°と種々に変更したときの圧電膜１３の破損および破壊の発生について調べた。
その結果、支持層の端部に対応する角を大きくするよりも、４５°および４０°のように支持層の端部に対応する角が小さくなるようにＦＢＡＲを形成した方が、圧電膜１３の破損および破壊は発生しにくいことがわかった。特に、支持層の端部の対応する角が４０°以下においては圧電膜１３の破損や破壊の発生はほとんど観測されなかった。これより、支持層の高さを２０％以上に形成することにより、支持層の端部に対応する角が大きくなっても圧電膜１３の破損や破壊が発生しにくくなる。
上記の結果より、支持層の高さが犠牲層の２０％以上に設定されていれば、支持層の端部の角度が大きくても圧電膜の破損や破壊が生じにくい。
本発明の薄膜バルク音響共振子およびその製造方法は、上記の実施形態に限定されず、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
本発明の薄膜バルク音響共振子およびその製造方法は、携帯電話などのワイヤレス通信システムやワイヤレスセンシングシステムにおける送信フィルタやデュプレクサなどの回路に用いられるＦＢＡＲとその製造方法に適用可能である。
１０…シリコン基板、１１…支持層、１２…下部電極、１３…圧電膜、１４…上部電極、３１…犠牲層、１００…基板、１０１…下部電極、１０２…圧電膜、１０３…上部電極
Claims (20)
- 基板と、
前記基板に凸状に形成された支持層と、
前記支持層の上部の空隙を含む領域において、前記基板および前記支持層上に形成された下部電極、圧電膜および上部電極の積層体と
を有し、
前記空隙は、前記支持層と前記下部電極との間に、少なくとも一部が前記支持層の表面よりも上方に位置するように形成され、共振領域を構成している
薄膜バルク音響共振子。 - 前記支持層は、前記支持層表面から前記空隙の頂部までの最大高さの２０％以上の高さを有する
請求項１に記載の薄膜バルク音響共振子。 - 前記基板と前記支持層とが同じ材料で構成されている
請求項１に記載の薄膜バルク音響共振子。 - 前記支持層は、前記基板と一体に形成されている
請求項３に記載の薄膜バルク音響共振子。 - 前記空隙の端部の形状に対応する前記圧電膜と前記下部電極の界面と前記基板表面とのなす角度と、前記支持層の端部の形状に対応する前記圧電膜と前記下部電極の界面と前記基板表面とのなす角度とが、同じ角度に構成されている
請求項１に記載の薄膜バルク音響共振子。 - 前記空隙の端部の形状に対応する前記圧電膜と前記下部電極の界面と前記基板表面とのなす角度と、前記支持層の端部の形状に対応する前記圧電膜と前記下部電極の界面と前記基板表面とのなす角度とが、異なる角度に構成されている
請求項１に記載の薄膜バルク音響共振子。 - 前記空隙の端部の形状に対応する前記下部電極の内壁面と前記支持層の表面とのなす角度と、前記支持層の端部の形状に対応する前記下部電極の内壁面と前記基板の表面とのなす角度とが、同じ角度に構成されている
請求項１に記載の薄膜バルク音響共振子。 - 前記空隙の端部の形状に対応する前記下部電極の内壁面と前記支持層の表面とのなす角度と、前記支持層の端部の形状に対応する前記下部電極の内壁面と前記基板の表面とのなす角度とが、異なる角度に構成されている
請求項１に記載の薄膜バルク音響共振子。 - 前記空隙の端部の形状および前記支持層の端部の形状に対応する前記圧電膜と前記下部電極の界面の段差部において、前記圧電膜と前記下部電極の界面は、前記基板の表面に対して非平行であって、前記界面と前記基板の表面とのなす角度が異なる複数の面が、前記基板側から前記空隙の頂部側へ積み上げられて構成されている
請求項１に記載の薄膜バルク音響共振子。 - 前記空隙の端部の形状および前記支持層の端部の形状に対応する前記圧電膜と前記下部電極の界面の段差部において、前記圧電膜と前記下部電極の界面は、前記基板の表面に対して非平行であって、前記界面と前記基板の表面とのなす角度が前記基板側から前記空隙の頂部側へと連続的に変化する接面を有する曲面から構成されている
請求項１に記載の薄膜バルク音響共振子。 - 前記空隙の端部の形状および前記支持層の端部の形状に対応する前記圧電膜と前記下部電極の界面の段差部において、前記圧電膜と前記下部電極の界面は、前記基板表面とのなす角度であって、前記空隙および前記支持層を挟む角度の少なくとも一方が、４０°以下である面を含んで構成されている
請求項１に記載の薄膜バルク音響共振子。 - 前記空隙の端部の形状および前記支持層の端部の形状に対応する前記下部電極の内壁面の段差部において、前記下部電極の内壁面は、前記支持層の表面あるいは前記基板表面とのなす角度であって、前記空隙および前記支持層を挟む角の少なくとも一方が４０°以下である面を含んで構成されている
請求項１に記載の薄膜バルク音響共振子。 - 基板上に犠牲層を形成する工程と、
前記犠牲層上の一部に、前記犠牲層表面に対して非平行な側面を有するマスク層を形成する工程と、
前記マスク層をマスクとして、前記マスク層の周辺に露出された前記犠牲層を除去する工程と、
前記マスク層および前記犠牲層をマスクとして、前記マスク層の周辺に露出された前記基板を除去して、前記基板の一部を支持層に加工する工程と、
少なくとも前記基板および前記犠牲層上に下部電極を形成する工程と、
前記下部電極上に圧電膜を形成する工程と、
前記圧電膜上の少なくとも一部に上部電極を形成する工程と、
前記下部電極および前記圧電膜に、前記犠牲層を露出させる開口部を形成する工程と、
前記開口部から前記犠牲層の少なくとも一部を除去する工程と
を有する薄膜バルク音響共振子の製造方法。 - 前記基板の一部を前記支持層に加工する工程は、前記犠牲層の最大の厚さに対する前記支持層の厚さが２０％以上になるように前記基板の一部を除去する
請求項１３に記載の薄膜バルク音響共振子の製造方法。 - 前記基板の一部を前記支持層に加工する工程は、少なくとも前記支持層に加工される部分が他の部分と異なるエッチングレートを有する前記基板を加工する
請求項１３に記載の薄膜バルク音響共振子の製造方法。 - 前記マスク層を形成する工程は、前記犠牲層の表面にマスク層材料を形成する工程と、前記マスク層材料を所定のパターンに加工する工程と、前記マスク層を加熱して、前記マスク層の側面と前記犠牲層表面とのなす角度を調整する工程とを含む
請求項１３に記載の薄膜バルク音響共振子の製造方法。 - 前記犠牲層を除去する工程および前記基板の一部を加工する工程において、前記マスク層をマスクとして途中でエッチング条件を変更しながら前記犠牲層および前記基板とを連続して加工する工程とを含む
請求項１３に記載の薄膜バルク音響共振子の製造方法。 - 前記基板の一部を前記支持層に加工する工程は、前記支持層の側面と前記基板表面とのなす角度が異なる複数の面を前記基板側から前記犠牲層の頂部側へ積み上げて構成されるように前記基板を加工する工程とを含む
請求項１３に記載の薄膜バルク音響共振子の製造方法。 - 前記基板の一部を前記支持層に加工する工程は、前記支持層の側面と前記基板表面とのなす角度が前記基板側から前記犠牲層の頂部側へ連続的に変化する接面を有する曲線から構成されるように前記基板を加工する工程とを含む
請求項１３に記載の薄膜バルク音響共振子の製造方法。 - 前記下部電極を形成する工程は、前記下部電極と前記犠牲層表面とのなす角度であって、前記犠牲層および前記支持層を挟む少なくとも一方の角度が４０°以下である側面を有するように前記下部電極を形成する
請求項１３に記載の薄膜バルク音響共振子の製造方法。
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