JP2005197266A - Soiウェーハを用いたmemsデバイス、その製造及び接地方法 - Google Patents

Soiウェーハを用いたmemsデバイス、その製造及び接地方法 Download PDF

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Abstract

【課題】SOI(Silicon on Insulator)ウェーハを用いるMEMS(Micro-Electro Mechanical Systems, 以下「MEMS」と略す)デバイスにおいて、特別な工程を追加せずとも簡単な工程によりデバイスの接地孔とハンドルウェーハ(handle wafer)とを電気的に連結させるSOIウェーハを用いたMEMSデバイス, その製造及び接地方法を提供する。
【解決手段】上下のシリコン層の間に絶縁層を挟むMEMSデバイス40において、第1シリコン層41と、前記第1シリコン層41上に形成される絶縁層42と、前記絶縁層42上に形成される第2シリコン層43と、前記第2シリコン層43上に形成される保護層44と、前記保護層44の上端部から前記第1シリコン層41の一部まで延長され、内部に導電性物質CMが形成される接地孔GGHと、を具備する。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明はSOI(Silicon on Insulator)ウェーハを用いたMEMSデバイスに関するもので、とりわけSOIウェーハを用いるMEMSデバイスにおいて、特別な工程を追加せずとも簡単な工程によりデバイスの接地孔(ground hole)とハンドルウェーハ(handle wafer)とを電気的に連結させるSOIウェーハを用いたMEMSデバイス、その製造及び接地方法に関するものである。
【0002】
【従来の技術】
一般に、MEMS(Micro-ElectroMechanical Systems、以下「MEMS」と略す)とは半導体チップに埋め込まれたセンサ、ベルブ、ギヤ、反射鏡そして駆動器などの微小機械装置とコンピュータとを結合する技術のことで、インテリジェント製品(intelligent product)とも呼ばれる。基本的に、MEMSデバイスは反射鏡やセンサのような一部機械装置が作製された微小シリコンチップ上にマイクロ回路を設ける。かかるチップは安価で多量組立られるので、様々な用途において費用効率的に作製可能である。
【0003】
そして、MEMSデバイスにおいて、底ウェーハとされるハンドルウェーハ(handle wafer)が電気的に浮遊(Floating)する場合、デバイス(Device)となる構造物と形成される寄生コンデンサ(Parasitic Capacitance)によって電気的干渉が起こり駆動器や感知要素に悪影響を及ぼすので、ハンドルウェーハを電気的に印刷回路基板の接地面に接地させて使用する。
【0004】
図6は一般のSOIウェーハの構造図である。図6によると、一般のSOIウェーハ10は、シリコンから成り底ウェーハとされる下部のハンドルウェーハ11と、シリコンから成る上部のデバイスウェーハ13と、前記両ウェーハ11、13の間に挟まれるシリコン酸化物製絶縁層の犠牲層12とで成る。
【0005】
前記ハンドルウェーハ(Handle Wafer)11は通常数百μm厚のシリコンウェーハとして通常デバイスの基板(Substrate)に用いられ、前記デバイスウェーハ(Device Wafer)13はデバイスが形成されるウェーハであり、その厚さは製品毎に異なるが通常数十〜数百μmで、食刻により所定の構造物形状に具現される。そして、前記犠牲層12はシリコン酸化物から成りジャイロスコープ(GYROSCOPE)や加速度計の場合、構造物が運動できるよう、デバイス形成後弗酸などのウェットエッチング(Wet Etching)で除去され、その結果、空間(Vacant Space)ができる。
【0006】
図7は、従来のワイヤボンディング方式によるMEMSデバイスの構造図である。図7によると、従来のワイヤボンディング方式によるMEMSデバイス20は、ハンドルウェーハに該する第1シリコン層21と、シリコン酸化物に該する絶縁層22と、デバイスウェーハに該する第2シリコン層23と、カバーガラス(cover glass)に該する保護層24とで成る。そして、前記保護層24は信号孔SH及び接地孔GHを含み、前記接地孔GH及び信号孔SHには導電性物質CMが形成され、該導電性物質CMは接地連結すべく前記接地孔GHの上端部に形成されるメタルパッドMPと連結される。
【0007】
前記ハンドルウェーハ(Handle Wafer)41を印刷回路基板PCBの接地面に伝導性接着剤29で付着させ、前記保護層24の接地孔GHに形成されたメタルパッドMPを前記印刷回路基板PCBの接地面GAに接続するのにはワイヤWでボンディングする方法を用い、かかるMEMSデバイス20をエポキシなどの絶縁物樹脂でモールディングし1つのMEMSデバイスが具現される。
【0008】
しかし、前記接地孔に形成されたメタルパッドMPと印刷回路基板PCBとを接地させるべくワイヤでボンディングする別途の工程を追加せざるを得ない不都合があり、また、シリコンは空気中に一定時間さらされると表面に自然酸化膜(Natural Oxide)が発生し、伝導性接着剤を使っても電気的接触が不良になることがしばしば起こる問題がある。
【0009】
一方、小型化に有利で且つワイヤボンディングに比してノイズ特性に優れたゴールドフリップチップボンディング(Gold Flip Chip Bonding)方式によるMEMSデバイスが最近開発されているが、これについては図8を参照に説明する。
【0010】
図8は従来のゴールドフリップチップボンディング(Gold Flip Chip Bonding)方式によるMEMSデバイスの構造図である。図8によると、従来のゴールドフリップチップボンディング方式によるMEMSデバイス30は、フリップチップボンディング(Flip chip bonding)の一種であるゴールドバンプフリップチップボンディング(Gold bump flip chip bonding)を用いるが、これは基本的なデバイス構造において図7に示すデバイスと同一であるが印刷回路基板PCBに装着する方向において図7のデバイスと異なる。
【0011】
図8のゴールドフリップチップボンディング方式によるMEMSデバイス30は、ハンドルウェーハに該する第1シリコン層31と、シリコン酸化物に該する絶縁層32と、デバイスウェーハに該する第2シリコン層33と、カバーガラス(cover glass)に該する保護層34で成る。そして、前記保護層34は信号孔SH及び接地孔GHを含み、前記信号孔及び接地孔には図7に示すように接地連結すべく導電性物質が形成され、該導電性物質とメタルパッドMPとが連結され、この際前記保護層24の信号孔SH及び接地孔GHを前記印刷回路基板PCBの信号面及び接地面に夫々接続するのにはゴールドボールGBでボンディングする方法が用いられる。
【0012】
かかるゴールドフリップチップボンディング方式によるMEMSデバイスにおいて、デバイスの金属パッド(Metal Pad)と印刷回路基板(PCB)の接地面との間にゴールドボール(Gold Ball)を形成後、一定の温度と圧力下で超音波を印加し接着させる方法が用いられているが、かかる方法によると小型化に有利で且つワイヤボンディングに比してノイズ特性に優れたとの利点がある。
【0013】
【発明が解決しようとする課題】
しかし、かかる方法においては上部側の基板(Substrate)を印刷回路基板PCBと連結する作業が必ずしも容易ではない問題点があるが、最新技術として脚光を浴びているフリップチップボンディング(Flip Chip Bonding)を適用する場合にもハンドルウェーハ(Handle Wafer)の接地問題は深刻なものとされている。
本発明は前記の諸問題点を解決すべく案出されたもので、本発明の目的は、SOIウェーハを用いるMEMSデバイスにおいて特別な工程を追加せずとも簡単な工程によりデバイスの接地孔とハンドルウェーハ(handle wafer)とを電気的に連結させるSOIウェーハを用いたMEMSデバイス、その製造及び接地方法を提供することにある。
【0014】
【課題を解決するための手段】
本発明の目的を成し遂げるための技術的な手段として、本発明の第1特徴は、上下シリコン層の間に絶縁層を挟むMEMSデバイスにおいて、第1シリコン層と、前記第1シリコン層上に形成される絶縁層と、前記絶縁層上に形成される第2シリコン層と、前記第2シリコン層上に形成される保護層と、前記保護層の上端部から前記第1シリコン層の一部まで延長され、内部に導電性物質が形成される接地孔と、を具備するSOIウェーハを用いたMEMSデバイスを提供することである。
【0015】
本発明の目的を成し遂げるための他の技術的手段として、本発明の第2特徴は、SOIウェーハを用いるMEMSデバイスの製造及び接地方法において、第1シリコン層を設ける第1段階と、前記第1シリコン層に絶縁層を形成する第2段階と、前記絶縁層に第2シリコン層を形成し、該第2シリコン層に所定の構造物形状を形成する第3段階と、前記第2シリコン層に保護層を形成する第4段階と、前記保護層に信号孔及び接地孔を形成し、前記接地孔が前記第2シリコン層及び絶縁層を通して前記第1シリコン層まで延長されるよう形成する第5段階と、前記接地孔の内部に導電性物質を形成し残りの後続工程を行う第6段階と、を具備することを特徴とするSOIウェーハを用いたMEMSデバイスの製造及び接地方法を提供することである。
【0016】
本発明の目的を成し遂げるための他の技術的手段として、本発明の第3特徴は、SOIウェーハを用いるMEMSデバイスの製造及び接地方法において、第1シリコン層を設ける第1段階と、前記第1シリコン層に絶縁層を形成する第2段階と、前記絶縁層に第2シリコン層を形成し、該第2シリコン層に所定の構造物形状を形成する過程において接地孔に対応する位置にスリットを形成する第3段階と、前記第2シリコン層に保護層を形成する第4段階と、前記保護層に信号孔及び接地孔を形成し、前記接地孔が前記第2シリコン層及び絶縁層を通して前記第1シリコン層まで延長されるよう形成する第5段階と、前記接地孔の内部に導電性物質を形成し残りの後続工程を行う第6段階と、を具備することを特徴とするSOIウェーハを用いたMEMSデバイスの製造及び接地方法を提供することである。
【0017】
【発明の実施の形態】
以下、本発明の第1特徴におけるSOIウェーハを用いたMEMSデバイスを図1に基づき詳しく説明する。本発明に参照される図面において実質的に同一な構成や機能を有する構成要素は同一符合を用いる。
【0018】
図1は本発明によるSOIウェーハを用いたMEMSデバイスの構造図である。図1によると、本発明によるMEMSデバイスは上下シリコン層の間に絶縁層を挟むMEMSデバイス40において、第1シリコン層41と、前記第1シリコン層41上に形成される絶縁層42と、前記絶縁層42上に形成される第2シリコン層43と、前記第2シリコン層43上に形成される保護層44と、前記保護層44の上端部から前記第1シリコン層41の一部まで延長され、内部に導電性物質CMが形成される接地孔GHとを含む。
【0019】
前記第1シリコン層41はシリコンから成りハンドルウェーハ及び底ウェーハの役を果たし、前記絶縁層42はシリコン酸化物から成りジャイロまたは加速度計などに適用される場合、構造物が運動できるよう空間を含む犠牲層の作用をし、前記第2シリコン層43はシリコンから成りデバイスに該する所定の構造物形状を設けデバイスウェーハとして作用する。そして、前記保護層44はガラスから成り前記デバイスウェーハを保護するカバーの作用をする。
【0020】
前記本発明のMEMSデバイスにおいて、前記保護層44に形成された接地孔GHを前記第2シリコン層43及び絶縁層42を通して前記第1シリコン層41まで延長させ、以降前記接地孔GHの内部に導電性物質CMを形成し前記接地孔GHの下端部GHTを第1シリコン層41に電気的に接続させる。
【0021】
かかる導電性物質CMは、前記接地孔GH及び信号孔SHの内部に金属物質で完全に充填されるか、または前記各孔の壁面に沿って蒸着またはメッキなどを行って形成することができ、さらに前記導電性物質は前記各孔の下端部から隣接した保護層の上部まで延長形成されることができる。このことは下記する本発明の他の実施例に対しても同様である。
【0022】
かかる本発明によるMEMSデバイス40の第1シリコン層41が、印刷回路基板PCBに伝導性接着剤CAで電気的に連結されるのである。
【0023】
以下、本発明の第2特徴及び第3特徴におけるSOIウェーハを用いたMEMSデバイスの接地方法を図2に基づき詳しく説明する。本発明に参照された図面において実質的に同一な構成や機能を有する構成要素は同一符合を用いる。
【0024】
図2は本発明によるMEMSデバイスの製造及び接地方法を示すフローチャートで、図3は図2のMEMSデバイスの製造及び接地方法における各段階別工程例示図である。
【0025】
図2及び図3によると、先ず第1段階S51でハンドルウェーハに該する第1シリコン層41を設け(図3(a))、次に第2段階S52で前記第1シリコン層41上に犠牲層となる絶縁層42を形成し(図3(b))、続いて第3段階S53では前記絶縁層42上にデバイスとなる第2シリコン層43を形成する(図3(c))。この際、前記第2シリコン層43にデバイスに該する所定の構造物形状を形成させることができる(図3(d))。
【0026】
次いで第4段階S54では前記第2シリコン層43にデバイスを保護するカバーとなる保護層44を形成し(図3(e))、続いて第5段階S55、S56では前記保護層44に信号孔SH及び接地孔GHを夫々形成する(図3(f))。ここで、前記接地孔GHを前記第2シリコン層43及び絶縁層42を通して前記第1シリコン層41まで延長させて形成し、前記接地孔GHの内部に導電性物質を形成して、前記接地孔GHを前記第1シリコン層41に電気的に連結させる(図3(g))。
【0027】
次いで第6段階S57、S58では、前記接地孔の内部に導電性物質を形成し残りの後続工程を行う。ここで後続工程とは、前記接地孔の内部に導電性物質を形成する過程を含み、導電性物質は、前記接地孔GH及び信号孔SHの内部に金属物質を完全に充填させるか、または前記各孔の壁面に沿って蒸着またはメッキを行うなどの方式で形成することができる。かかる後続工程により接着力が増し、且つ信号孔の内部においたガラスとシリコン接合部位との連結状態を良好にさせることができる。
【0028】
以下、本発明の第2特徴におけるMEMSデバイスの接地孔の接地方法を図4に基づき説明する。
図4は図2の製造及び接地方法における第1例示図である。図4に示す前記第5段階S55、S56の第1例を説明すれば、先ず第1過程では図4(a)のように、前記保護層44の接地孔GHを除く残りの部分にドライフィルムレジスターDFRを形成し、次いで第2過程では図4(b)のように、前記保護層44の接地孔GHを食刻して前記接地孔GHを前記第2シリコン層43及び絶縁層42を通して前記第1シリコン層41まで延長させ形成する。
【0029】
かかる第5段階S55、S56について具体的に説明すれば、先ず第1過程で前記保護層44の接地孔GHを除く残りの部分にドライフィルムレジスターDFRを形成し、次いで第2過程では前記保護層44の接地孔GHに粉末を噴射しながら前記接地孔GHを前記第2シリコン層43及び絶縁層42を通して前記第1シリコン層41まで延長させ形成する。
【0030】
ここで、パッケージ部材に設けられるハンドルウェーハの第1シリコン41に連結しようとする接地孔GHをパッケージ後再加工してハンドルウェーハまで延長させ、前記第5段階S55、S56の粉末噴射はサンドブラスターノズルSBNにより行うことができる。
【0031】
前述のような本発明の第2特徴においては、SOIウェーハとガラスウェーハ(Glass Wafer)とのウェーハボンディング(Wafer bonding)が完了した状態で接地孔(Ground Hole)のみ再加工しハンドルウェーハ(Handle Wafer)までの孔の深さを延長させるが、ここで接地孔の加工はサンドブラスター(Sand Blaster)装備により加工することができる。
【0032】
即ち、ウェーハ上に数百から数千個の孔を加工しなければならないので、サンド加工に対して防御力を有すドライフィルムレジスター(Dry Film Resister)を用いた露光作業によりパターニングした後、微細サンドで第2シリコン層及び絶縁層を食刻する。ウェーハボンディング(Wafer bonding)の完了後DFRを接地孔(Ground Hole)部分においてのみパターニングして一定時間加工すると、サンド(sand)粉末が開口された孔を通じてデバイスウェーハと犠牲層を貫通しハンドルウェーハまで接地孔が連結される。
【0033】
以下、本発明の第3特徴におけるMEMSデバイスの接地孔の接地方法を図5に基づき説明する。
【0034】
図5は図2の製造及び接地方法における第2例示図である。本発明の第3特徴は、前記本発明の第2特徴と、第3段階及び第5段階を除く残りの過程においては同一である。
【0035】
図5によると、前記第3段階は、前記絶縁層42に第2シリコン層43を形成し、該第2シリコン層43に所定の構造物形状を形成する過程において接地孔GHの対応位置にスリットSTを形成し、前記第5段階S55、S56では、前記保護層44に信号孔SH及び接地孔GHを形成し、図5(a)及び図5(b)に示すように前記接地孔が前記第2シリコン層43及び絶縁層42を通して前記第1シリコン層41まで延長するよう形成する。
【0036】
ここで、前記デバイスウェーハに形成されるスリットSTは溝や貫通溝から成ることができ、該スリットSTの形成後パッケージし、該パッケージされたウェーハを表面処理して選択的に接地孔(Ground Hole)がハンドルウェーハ(Handle Wafer)まで延長されるようにする。
【0037】
かかる本発明の第3特徴は、本発明の第2特徴より簡単な方法でDFR再作業の必要無く、図5のようにウェーハボンディングの完了したウェーハを表面処理して接地孔(Ground Hole)を貫通する方法であり、全ての孔がサンドに露出するので接地孔(Ground Hole)が食刻において速やかに延長されるべくスリットを形成しておく等の予備作業が必要である。かかる予備作業はデバイスウェーハにデバイスを食刻する工程において、デバイスウェーハの表面に溝を彫るか、もしくは接地孔(Ground Hole)部分にデバイスウェーハを食刻するものである。
【0038】
また、前記第5段階S55、S56は、前記保護層44の接地孔GHが前記第2シリコン層43及び絶縁層42を通して前記第1シリコン層41まで延長するよう形成するが、このように接地孔GHを第1シリコン層41まで延長させる方法は食刻や粉末噴射など様々な方法を用いることができ、ここで粉末噴射はサンドブラスターノズルSBNにより行うことができる。
【0039】
この際、デバイスウェーハの接地孔下部のデバイスウェーハは貫通溝の形成により開口されるか、もしくは溝の形成により脆弱になり、サンド再加工の際他の信号孔がハンドルウェーハまで延長される前に接地孔はハンドルウェーハまで選択的に延長される。こうして、表面処理されたガラス表面の表面積が広くなる効果により後続工程の金属蒸着において接着力が増加する利点を奏し、信号孔内部でのガラスとシリコン接合部位の連結状態を良好にさせる効果がある。
【0040】
前述のように、本発明はカバーガラス表面とハンドルウェーハとを電気的に連結させ、以後ワイヤボンディング(Wire bonding)であろうとフリップチップボンディング(Flip chip bonding)であろうとチップレベル(Chip level)において既にカバーガラス(Cover Glass)の表面に接地が露出する方法であり、 このようにハンドルウェーハ(Handle wafer)からカバーガラス表面まで電気的な連結を成すためには接地孔(Ground Hole)からハンドルウェーハ(Handle Wafer)まで孔(Hole)を貫通させることが最も確実な方法である。
従って、MEMSに用いるSOIウェーハは、通常犠牲層の厚さが数μm以下と比較的デバイスウェーハ厚より薄いので、本発明による製造工程において無理なく接地過程を実現することができる。
以上の説明は本発明の具体的な実施例に対する説明に過ぎず、本発明はかかる具体的な実施例に限られず、また本発明に対する上述の具体的な実施例からその構成の多様な変更及び改造が可能なことは本発明の属する技術分野において通常の知識を有する者であれば容易に想到できるであろう。
【0041】
【発明の効果】
上述のように本発明によると、SOIウェーハを用いるMEMSデバイスにおいて特別な工程を追加せずとも簡単な工程によりデバイスの接地孔(ground hole)とハンドルウェーハ(handle wafer)とを電気的に連結させることにより、フリップチップボンディング(Flip Chip Bonding)を行う場合、別途の処理無しで内部の導電性物質(Conductive Material)を連結でき、ハンドルウェーハ(Handle Wafer)の電気的な連結が可能で、内部の導電性物質とハンドルウェーハとの電気的な連結が効果的に行われ、こうしてデバイス構成の際電気的なノイズ特性を改善させることができる。
【図面の簡単な説明】
【図1】本発明によるSOIウェーハを用いたMEMSデバイスの構造図である。
【図2】本発明によるMEMSデバイスの製造及び接地方法を示すフローチャートである。
【図3】図2のMEMSデバイスの製造及び接地方法による各段階別工程の例示図である。
【図4】図2の製造及び接地方法における第1例示図である。
【図5】図2の製造及び接地方法における第2例示図である。
【図6】一般のSOIウェーハの構造図である。
【図7】従来のワイヤボンディング方式によるMEMSデバイスの構造図である。
【図8】従来のゴールドフリップチップボンディング方式によるMEMSデバイスの構造図である。
【符号の説明】
40 MEMSデバイス
41 第1シリコン層(ハンドルウェーハ)
42 絶縁層(犠牲層)
43 第2シリコン層(デバイスウェーハ)
44 保護層(カバーガラス)
SH 信号孔
GH 接地孔
GHT 接地孔下端部
CA 伝導性接着剤
DFR ドライフィルムレジスター
SBN サンドブラスターノズル
ST スリット

Claims (13)

  1. 上下シリコン層の間に絶縁層を挟むMEMSデバイス40において、
    第1シリコン層41と、
    前記第1シリコン層41上に形成される絶縁層42と、
    前記絶縁層42上に形成される第2シリコン層43と、
    前記第2シリコン層43上に形成される保護層44と、
    前記保護層44上端部から前記第1シリコン層41の一部まで延長され、内部に導電性物質CMが形成される接地孔GHと、
    を具備するSOIウェーハを用いたMEMSデバイス。
  2. 前記第2シリコン層43は所定の構造物形状を含むことを特徴とする請求項1に記載のSOIウェーハを用いたMEMSデバイス。
  3. 前記保護層44は前記第2シリコン層43の構造物形状に相応する領域に空間VSを含むことを特徴とする請求項2に記載のSOIウェーハを用いたMEMSデバイス。
  4. 前記導電性物質CMは、前記接地孔GHの内部に金属物質で完全に充填され、前記接地孔GHの下端部から隣接した保護層の上部まで電気的に連結されるよう形成することを特徴とする請求項1に記載のSOIウェーハを用いたMEMSデバイス。
  5. 前記導電性物質CMは、前記接地孔GHの壁面に沿って蒸着またはメッキなどの方法で形成され、前記接地孔GHの下端部から隣接した保護層の上部まで電気的に連結されるよう形成することを特徴とする請求項1に記載のSOIウェーハを用いたMEMSデバイス。
  6. SOI(Silicon on Insulator)ウェーハを用いたMEMSデバイスの製造及び接地方法において、
    第1シリコン層41を設ける第1段階S51と、
    前記第1シリコン層41に絶縁層42を形成する第2段階S52と、
    前記絶縁層42に第2シリコン層43を形成し、該第2シリコン層43に所定の構造物形状を形成する第3段階S53と、
    前記第2シリコン層43に保護層44を形成する第4段階S54と、
    前記保護層44に信号孔SH及び接地孔GHを形成し、前記接地孔が前記第2シリコン層43及び絶縁層42を通して前記第1シリコン層41まで延長されるよう形成する第5段階S55、S56と、
    前記接地孔の内部に導電性物質を形成して残りの後続工程を行う第6段階S57、S58と、
    を具備することを特徴とするSOIウェーハを用いたMEMSデバイスの製造及び接地方法。
  7. 前記第5段階S55、S56は、
    前記保護層44の接地孔GHを除く残りの部分にドライフィルムレジスターDFRを形成する第1過程と、
    前記保護層44の接地孔GHを食刻して前記接地孔GHが前記第2シリコン層43及び絶縁層42を通して前記第1シリコン層41まで延長されるよう形成する第2過程と、
    を含むことを特徴とする請求項6に記載のSOIウェーハを用いたMEMSデバイスの製造及び接地方法。
  8. 前記第5段階S55、S56は、
    前記保護層44の接地孔GHを除く残りの部分にドライフィルムレジスターDFRを形成する第1過程と、
    前記保護層44の接地孔GHに粉末を噴射して前記接地孔GHが前記第2シリコン層43及び絶縁層42を通して前記第1シリコン層41まで延長されるよう形成する第2過程と、
    を含むことを特徴とする請求項6に記載のSOIウェーハを用いた MEMSデバイスの製造及び接地方法。
  9. 前記第5段階S55、S56の粉末噴射はサンドブラスターノズルSBNにより行うことを特徴とする請求項8に記載のSOIウェーハを用いたMEMSデバイスの製造及び接地方法。
  10. SOI(Silicon on Insulator)ウェーハを用いたMEMSデバイスの製造及び接地方法において、
    第1シリコン層41を設ける第1段階S51と、
    前記第1シリコン層41に絶縁層42を形成する第2段階S52と、
    前記絶縁層42に第2シリコン層43を形成し、該第2シリコン層43に所定の構造物形状を形成する過程において接地孔GHの対応位置にスリットSTを形成する第3段階S53と、
    前記第2シリコン層43に保護層44を形成する第4段階S54と、
    前記保護層44に信号孔SH及び接地孔GHを形成し、前記接地孔が前記第2シリコン層43及び絶縁層42を通して前記第1シリコン層41まで延長されるよう形成する第5段階S55、S56と、
    前記接地孔の内部に導電性物質を形成して残りの後続工程を行う第6段階S57、S58と、
    を具備することを特徴とするSOIウェーハを用いたMEMSデバイスの製造及び接地方法。
  11. 前記第5段階S55、S56は、前記保護層44の接地孔GHを食刻して前記接地孔GHが前記第2シリコン層43及び絶縁層42を通して前記第1シリコン層41まで延長されるよう形成することを特徴とする請求項10に記載のSOIウェーハを用いたMEMSデバイスの製造及び接地方法。
  12. 前記第5段階S55、S56は、前記保護層44の接地孔GHに粉末を噴射して前記接地孔GHが前記第2シリコン層43及び絶縁層42を通して前記第1シリコン層41まで延長されるよう形成することを特徴とする請求項10に記載のSOIウェーハを用いたMEMSデバイスの製造及び接地方法。
  13. 前記第5段階S55、S56の粉末噴射はサンドブラスターノズルSBNにより行われることを特徴とする請求項12に記載のSOIウェーハを用いたMEMSデバイスの製造及び接地方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100804759B1 (ko) 2006-07-20 2008-02-19 주식회사 엠에스솔루션 멤스 가속도 센서 제조 방법 및 그 센서
JP2008155326A (ja) * 2006-12-25 2008-07-10 Matsushita Electric Works Ltd 半導体装置及びその製造方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005342808A (ja) * 2004-05-31 2005-12-15 Oki Electric Ind Co Ltd Memsデバイスの製造方法
US7202100B1 (en) * 2004-09-03 2007-04-10 Hrl Laboratories, Llc Method of manufacturing a cloverleaf microgyroscope and cloverleaf microgyroscope
FR2875927B1 (fr) * 2004-09-24 2006-12-08 Commissariat Energie Atomique Procede de protection d'une puce electronique, puce electronique autoprotegee et procede de fabrication de la puce
US7232700B1 (en) * 2004-12-08 2007-06-19 Hrl Laboratories, Llc Integrated all-Si capacitive microgyro with vertical differential sense and control and process for preparing an integrated all-Si capacitive microgyro with vertical differential sense
US8207004B2 (en) 2005-01-03 2012-06-26 Miradia Inc. Method and structure for forming a gyroscope and accelerometer
KR100613604B1 (ko) * 2005-01-31 2006-08-21 삼성전자주식회사 Soi 웨이퍼를 이용한 부유 구조체 형성방법
US7323355B2 (en) * 2005-03-23 2008-01-29 Freescale Semiconductor, Inc. Method of forming a microelectronic device
US20060278942A1 (en) * 2005-06-14 2006-12-14 Innovative Micro Technology Antistiction MEMS substrate and method of manufacture
US7316965B2 (en) * 2005-06-21 2008-01-08 Freescale Semiconductor, Inc. Substrate contact for a capped MEMS and method of making the substrate contact at the wafer level
KR100785014B1 (ko) * 2006-04-14 2007-12-12 삼성전자주식회사 Soi웨이퍼를 이용한 mems 디바이스 및 그 제조방법
KR100758641B1 (ko) * 2006-04-28 2007-09-13 재단법인서울대학교산학협력재단 Cmos 회로가 집적된 실리콘 기판 상에 미세구조물을 형성하는 방법 및 상기 방법에 의하여 형성된 미세 구조물을 포함하는 mems 소자
TW200805682A (en) * 2006-07-07 2008-01-16 Advanced Semiconductor Eng Method for encapsulating sensor chips
US7816166B1 (en) 2007-03-09 2010-10-19 Silicon Labs Sc, Inc. Method to form a MEMS structure having a suspended portion
US7858422B1 (en) * 2007-03-09 2010-12-28 Silicon Labs Sc, Inc. MEMS coupler and method to form the same
JP5062146B2 (ja) * 2008-11-21 2012-10-31 大日本印刷株式会社 物理量センサおよびその製造方法、ならびに電子機器
CN101750630B (zh) * 2008-12-17 2013-06-05 鸿富锦精密工业(深圳)有限公司 电路板安装系统感测装置
US8196475B2 (en) * 2009-03-16 2012-06-12 Kavlico Corporation Cointegrated MEMS sensor and method
MX356125B (es) * 2010-11-12 2018-05-15 Wrigley W M Jun Co Paquete de múltiples compartimientos para productos de consumo, y método para configurar y utilizar tal paquete.
US8502327B1 (en) 2012-01-26 2013-08-06 Honeywell International Inc. Systems and methods for conductive pillars
US9061884B1 (en) 2012-04-24 2015-06-23 Amkor Technology, Inc. Integrated circuit with efficient MEMS architecture
DE102012208033B4 (de) * 2012-05-14 2020-08-06 Robert Bosch Gmbh Hybrid integriertes Bauteil und Verfahren zu dessen Herstellung
FI125959B (en) * 2013-05-10 2016-04-29 Murata Manufacturing Co Microelectromechanical device and method of manufacture of microelectromechanical device
CN104986357B (zh) * 2015-05-28 2017-10-13 西北工业大学 一种硅基自密封式微推进器及其制备方法
US20180233423A1 (en) * 2017-02-14 2018-08-16 Skyworks Solutions, Inc. Flip-chip mounting of silicon-on-insulator die

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121659A (en) * 1998-03-27 2000-09-19 International Business Machines Corporation Buried patterned conductor planes for semiconductor-on-insulator integrated circuit
JPH11354631A (ja) * 1998-06-11 1999-12-24 Nec Kansai Ltd 半導体装置
KR100276429B1 (ko) * 1998-09-07 2000-12-15 정선종 미소 진공 구조체의 제작방법
JP2000156408A (ja) * 1998-11-20 2000-06-06 Nec Corp 半導体装置及びその製造方法
JP2001028438A (ja) * 1999-07-13 2001-01-30 Sanyo Electric Co Ltd 半導体装置とその製造方法
KR100770196B1 (ko) * 2000-05-25 2007-10-26 도판 인사츠 가부시키가이샤 전사마스크용 기판, 전사마스크 및 전사마스크의 제조방법
US6479315B1 (en) * 2000-11-27 2002-11-12 Microscan Systems, Inc. Process for manufacturing micromechanical and microoptomechanical structures with single crystal silicon exposure step

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100804759B1 (ko) 2006-07-20 2008-02-19 주식회사 엠에스솔루션 멤스 가속도 센서 제조 방법 및 그 센서
JP2008155326A (ja) * 2006-12-25 2008-07-10 Matsushita Electric Works Ltd 半導体装置及びその製造方法

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