JP2005196934A - 温度変化によって最適なリフレッシュ周期を有する半導体メモリ装置 - Google Patents

Abstract

【課題】温度変化に対応して、最適化されたリフレッシュ周期を有しリフレッシュ動作時用いられる消費電流を大幅に減らすことのできる半導体メモリ装置を提供すること。
【解決手段】リフレッシュ動作を行うメモリ装置において、温度変化に対応して温度感知された電圧を出力する温度感知手段と、前記温度感知された電圧に対応するＮビットのデジタル値を出力するアナログ-デジタル変換手段と、前記Ｎビットのデジタル値に対応してリフレッシュ動作周期を制御するリフレッシュ制御手段とを備える。
【選択図】図５

Description

本発明は半導体メモリ装置に関し、特に温度変化によってリフレッシュ動作周期を制御できる半導体メモリ装置に関する。

一般に、半導体メモリの一種であるＤＲＡＭ(ｄｙｎａｍＩｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ)は、スイッチング素子であるＭＯＳトランジスタと格納手段であるキャパシタとを一つの単位セルとして使用し、高速でデータを格納及び出力できるという利点がある。しかし、キャパシタの特性上自然放電によりデータが維持されないため、一定した周期で格納されたデータを再充電するリフレッシュする動作を行わなければならない。

したがって、ＤＲＡＭなどのような半導体メモリ素子は、メモリセルに格納されているデータを安定的に維持させるために、備えられた全ての単位セルを順次にリフレッシュ動作を行っている。

単位セルにデータを補填するために行うリフレッシュ動作の周期は、メモリ装置の構造や製造工程条件のような要因によって少しずつ変化するが、温度によって変化する特性を有している。

図１は、通常の半導体メモリ装置で温度変化に対して要求されるリフレッシュ周期を示すグラフである。

図１を参照すれば、半導体メモリ装置は動作時温度が高まるほどリフレッシュ周期はさらに短くならなければならない。これは、キャパシタに格納された電荷量をデータとする半導体メモリ装置の特性上、高温で動作するほどキャパシタに格納された電荷量の放電速度が増加され漏れ電流が急激に増加するためである。

したがって、半導体メモリ装置のリフレッシュ動作周期を設計することにおいて、通常の常温に合うリフレッシュ動作周期に設計されたとすれば、温度が高まるほどリフレッシュ動作が行われる前にメモリ装置の単位セルに格納されたデータが損失される恐れがある。

よって、半導体メモリ装置のリフレッシュ周期を設計するにおいて、半導体メモリ装置が動作できる最大温度で必要なリフレッシュ周期を基準として設計する。

このように設計するようになれば、半導体メモリ装置が実際主に動作する常温では必要以上に頻繁にリフレッシュ動作を行うようになり、不必要な電流を消費するようになる。

これを解決するために、温度感知回路を備えて温度感知された結果によってリフレッシュ周期を調節する半導体メモリ装置が提案された。

図２は、従来技術に係る温度変化によってリフレッシュ動作を制御できる半導体メモリ装置を示すブロック構成図である。

図２を参照すれば、従来技術による半導体メモリ装置は、温度を感知できる温度感知部１０と、温度感知部１０で感知された温度信号ＴＬ、ＴＨに対応し、リフレッシュ周期を制御するリフレッシュ制御部２０と、複数の単位セルを備え、リフレッシュ制御部から出力するリフレッシュ動作信号ｒｅｆに応答し、リフレッシュ動作を行うメモリコアブロック３０とを備える。

図３は、図２に示す温度感知部１０を示す回路図である。

図３を参照すれば、温度感知部１０は温度変化に遅延値が大きく変わる第１遅延部１１と、温度変化に遅延値が第１遅延部１１より相対的に小さく変化する第２遅延部１２と、第１遅延部１１と第２遅延部１２との出力信号を組み合わせ、温度感知信号ＴＨ、ＴＬを出力する信号出力部１３とを備える。

図４Ａ及び図４Ｂは、図３に示す温度感知部の動作を示すタイミングチャート図である。以下、図２ないし図４を参照して従来技術による半導体メモリ装置の動作を説明する。

まず、図３に示す温度感知部１０の動作を説明すれば、第１遅延部１１は入力信号ｔｍｐを所定時間遅延させて出力し、温度変化に遅延値を大きく変化させて出力する。第２遅延部１２は第１遅延部１１より相対的に温度変化に入力信号ｔｍｐの遅延値を小さく変化して出力する。

よって、第１遅延部１１は直列に接続されるインバータだけで構成されたが、第２遅延部１２は直列に接続されるインバータと共に備えられているためである。抵抗は、インバータを構成するＭＯＳトランジスタより通常の温度変化によって特性の変化が小さいためである。

信号組合部１３では、第１遅延部１１と第２遅延部１２との出力波形を組み合わせ、高温感知信号ＴＨと低温感知信号ＴＬとを出力する。

低温では第１遅延部１１の遅延値が相対的に第２遅延部１２より遅延値が大きく減るようになり、出力端ＴＳＤが第２遅延部１２の出力端ＴＩＳＤより先にハイレベルに変化するようになり、これを信号組合部１３で組み合わせて低温感知信号ＴＬを出力する。

高温では第１遅延部１１の遅延値が相対的に第２遅延部１２より遅延値が小さく減るようになって、出力端ＴＳＤが第２遅延部１２の出力端ＴＩＳＤより遅くハイレベルに変化するようになり、これを信号組合部１３で組み合わせて高温感知信号ＴＨを出力する。

リフレッシュ制御部２０では、高温感知信号ＴＨと低温感知信号ＴＬとに応答して、リフレッシュ周期が調節されたリフレッシュ動作信号ｒｅｆを生成し、メモリコアブロックに出力するようになる。

メモリコアブロック３０では、リフレッシュ動作信号ｒｅｆに応答して、リフレッシュ動作を行う。

しかし、上述のように温度感知部で感知する温度変化は高温と低温など２ステップだけで、これに対応してリフレッシュ動作周期を変化させたとしても２ステップ程度の変化しか具現できない。

実際に、図２に示す温度感知回路を用いる場合は２〜３段階程度の温度レベルだけを感知でき、リフレッシュ動作周期を温度変化に対応して変化させるには多くの限界がある。

また、温度変化に対する抵抗とインバータの動作速度の差を使用した温度感知回路で感知できる温度変化幅が３０度から５０度以上で、精密な温度感知ができない。

半導体メモリ装置は、一定のレベルの温度範囲で主に動作されるため、上述したような温度感知回路を使用してリフレッシュ動作周期を制御しても、半導体装置は常に同じリフレッシュ動作周期で動作する。

したがって、従来技術によって温度変化に対応するリフレッシュ動作周期を変化させることは、電流消費を減らすのにあまり意味がなくなる。むしろ、温度感知部だけさらに備えられて回路の面積だけが増加される。

本発明は上述した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、温度変化に対応して、最適化されたリフレッシュ周期を有しリフレッシュ動作時用いられる消費電流を大幅に減らすことのできる半導体メモリ装置を提供することにある。

上記目的を達成するため、本発明によれば、リフレッシュ動作を行うメモリ装置において、温度変化に対応して温度感知された電圧を出力する温度感知手段と、前記温度感知された電圧に対応するＮビットのデジタル値を出力するアナログ-デジタル変換手段と、前記Ｎビットのデジタル値に対応してリフレッシュ動作周期を制御するリフレッシュ制御手段とを備えることを特徴とする半導体メモリ装置を提供する。

また、本発明は温度変化に対応して温度感知された電圧を出力するのための温度感知手段と、前記温度感知された電圧に対応するリフレッシュ動作用クロック信号を生成して出力する電圧制御発振器とを備え前記リフレッシュ動作用クロック信号に応答してリフレッシュ動作を行うことを特徴とする半導体メモリ装置を提供する。

また本発明はリフレッシュ動作を行う半導体メモリ装置の駆動方法において、メモリ装置の動作温度を感知するステップと、前記感知された動作温度に対応する温度感知された電圧を生成するステップと、前記温度感知された電圧に対応するＮビットのデジタル値を出力するステップと、前記Ｎビットのデジタル値に対応してリフレッシュ動作用クロック信号を出力するステップと、前記リフレッシュ動作用クロック信号によってリフレッシュ動作を行うステップとを備えることを特徴とする半導体メモリ装置の駆動方法を提供する。

また本発明はリフレッシュ動作を行う半導体メモリ装置の駆動方法において、メモリ装置の動作温度を感知するステップと、前記感知された動作温度に対応する温度感知された電圧を生成するステップと、前記温度感知された電圧に対応して発振されたクロック信号を生成するステップと、前記発振されたクロック信号に応答してリフレッシュ動作を行うステップとを備えることを特徴とする半導体メモリ装置の駆動方法を提供する。

本発明によれば、リフレッシュ動作を行うメモリ装置において、動作温度変化に最適化された周期にリフレッシュ動作を行うことができ、必要以上にリフレッシュ動作を頻繁に行なうことによって、発生した電流消費を大幅に減らすことができる。

特に、リフレッシュ動作はメモリ装置にデータアクセスが発生しない待機時間にも必ず行わなければならない動作であるため、本発明によって待機時間の消費電力を大幅に減らすことができるようになった。

以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。

図５は、本発明の好ましい実施の形態に係る半導体メモリ装置を示すブロック構成図である。

図５を参照すれば、本実施の形態に係る半導体メモリ装置は、温度変化に対応して温度感知された電圧Ｖｔを出力する温度感知部１００と、温度感知された電圧Ｖｔに対応するＮビットのデジタル値を出力するアナログ-デジタル変換部２００と、Ｎビットのデジタル値に対応してリフレッシュ動作周期を制御するリフレッシュ制御部３００とを備える。

図６は、図５に示す温度感知部を示す回路図である。

図６を参照すれば、温度感知部１００は温度の増加に対応して反比例する第１電流Ｉ_cを出力する第１温度センシング部１１０と、第１電流Ｉ_cに対応する温度感知された電圧Ｖｔを出力する温度感知された電圧出力部１２０とを備えることを特徴とする半導体メモリ装置。

また、温度感知部１００は、温度の増加に対応して比例する第２電流Ｉ_pを出力する第２温度センシング部１３０と、第１電流Ｉ_cと第２電流Ｉ_pとを合せた基準電流Ｉｒｅｆを出力する基準電流生成部１４０とを備える。

第１温度センシング部１１０は、抵抗Ｒ２を備えて温度の増加に対応して、比較的一定の出力電圧を維持できる第１単位センシング部１１３と、ダイオード接続された二極トランジスタを備えて温度の増加に対応して、電圧レベルが減る出力電圧を維持できる第２単位センシング部１１２と、第１及び第２単位センシング部１１２、１１３の出力電圧を比較する比較部１１１と、比較部１１１の出力結果に対応する第１電流Ｉ_cを出力する出力部１１４とを備える。

さらに具体的には、第１温度センシング部１１０を説明すれば、第１温度センシング部１１０は、電源電圧ＶＤＤに一方が接続されたＭＯＳトランジスタＭＰ５と、ＭＯＳトランジスタＭＰ５の他方と接地電圧ＶＳＳとの間に提供された抵抗Ｒ１と、電源電圧ＶＤＤに一方が接続されてゲートがＭＯＳトランジスタＭＰ７のゲートに接続されたＭＯＳトランジスタＭＰ６と、ＭＯＳトランジスタＭＰ６の他方と接地電圧ＶＳＳとの間に提供され、ダイオード接続された二極トランジスタＱ３と、正入力端＋がＭＯＳトランジスタＭＰ７の他方に、負入力端−がＭＯＳトランジスタＭＰ６の他方端に接続され、出力端がＭＯＳトランジスタＭＰ６、ＭＰ７のゲートに接続された演算増幅器１１１と、電源電圧ＶＤＤに一方が接続され、ゲートがＭＯＳトランジスタＭＰ６、ＭＰ７のゲートに接続されたＭＯＳトランジスタＭＰ５と、ＭＯＳトランジスタＭＰ５と接地電圧ＶＳＳとの間に提供された抵抗Ｒ２とを備える。第１電流Ｉ_cはＭＯＳトランジスタＭＰ５と抵抗Ｒ２とを貫通して流れる。

また、温度感知された電圧出力部１２０は、一方が電源電圧ＶＤＤに接続されたＭＯＳトランジスタＭＰ８と、ＭＯＳトランジスタＭＰ８の他方と接地電圧ＶＳＳとの間に直列に接続される抵抗Ｒ３、Ｒ４と、正入力端＋が抵抗Ｒ２の一方端に、負入力端−が前記抵抗Ｒ３、Ｒ４の共通ノードに接続され、出力端がＭＯＳトランジスタＭＰ８のゲートに接続された演算増幅器１２１とを備え、ＭＯＳトランジスタＭＰ８の他方に温度感知された電圧Ｖｔを出力する。

また、第２温度センシング部１３０は抵抗Ｒ５と直列に接続され、ダイオード接続された二極トランジスタＱ１を備えた第１単位センシング部１３１と、ダイオード接続された二極トランジスタＱ２を備える第２単位センシング部１３２と、抵抗Ｒ５及び二極トランジスタＱ１に印加される電圧と二極トランジスタＱ２に印加される電圧との差を比較する比較部１３３とを備える。

第２温度センシング部１３０を詳細に説明すれば、第２温度センシング部１３０は電源電圧ＶＤＤに一方が接続されたＭＯＳトランジスタＭＰ１と、ＭＯＳトランジスタＭＰ１の他方に一方が接続された抵抗Ｒ５と、抵抗Ｒ５の他方と接地電圧ＶＳＳとの間に提供され、ダイオード接続された二極トランジスタＱ１と、電源電圧ＶＤＤに一方が接続され、ゲートがＭＯＳトランジスタＭＰ１のゲートに接続されたＭＯＳトランジスタＭＰ２と、ＭＯＳトランジスタＭＰ２の他方と接地電圧ＶＳＳとの間に提供され、ダイオード接続された二極トランジスタＱ２と、正入力端＋が抵抗Ｒ５の一方に、負入力端−がＭＯＳトランジスタＭＰ２の他方に接続され、出力端がＭＯＳトランジスタＭＰ１、ＭＰ２のゲートに接続された演算増幅器１３３とを備える。

また、基準電流生成部１４０は電源電圧ＶＤＤに一方が接続され、ゲートがＭＯＳトランジスタＭＰ３、ＭＰ４のゲートに接続されたＭＯＳトランジスタＭＰ３と、電源電圧ＶＤＤに一方が接続され、ゲートがＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７の共通ゲートに接続されたＭＯＳトランジスタＭＰ４と、ＭＯＳトランジスタＭＰ３、ＭＰ４の他方と接地電圧ＶＳＳとの間に提供され、ダイオード接続されたＭＯＳトランジスタＭＮ１とを備える。

図７は、図５に示すＮビットアナログ-デジタル変換器２００を示すブロック構成図である。

図７を参照すれば、アナログ-デジタル変換部２００は、温度感知された電圧Ｖｔと内部電圧Ｖｉｎとを比較するための電圧比較器２１０と、電圧比較器２１０に比較された結果によって出力される２進デジタル値をアップまたはダウンさせる２進アップ/ダウンカウンタ２２０と、アップ/ダウンカウンタ２２０の出力のうち所定の上位ビット数(ここでは６ビット)に該当する２進デジタル値を温度計コードに変換して出力するコード変換部２５０と、コード変換部２５０でコードを変換させる間コード変換部２５０によって変換されない残りの２進デジタル値を遅延させて出力する遅延部２６０と、コード変換部２５０で変換された温度計コードを第１アナログ値Ｖａに出力するセグメントデジタルアナログ変換器２７０と、遅延部２６０から出力される２進デジタル値を第２アナログ値Ｖｂに出力する二極デジタルアナログ変換器２８０と、第１及び第２アナログ値Ｖａ、Ｖｂに対応して内部電圧Ｖｉｎに変換して出力する電圧変換部２９０、２４０とを備える。

また、アナログ-デジタル変換部２００は、イネーブル信号ｔ_ｅｎを受け取って電圧比較器２１０及び２進アップ/ダウンカウンタ２２０の活性化を制御する変換制御部２３０をさらに備える。

図８は、図７に示す変換制御部を示す回路図である。

図８を参照すれば、変換制御部２３０は、イネーブル信号ｔ_ｅｎを一方に受け取るＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力を最初の入力として前端の出力を反転させて出力し、最終端の出力はＮＡＮＤゲートＮＤ１の他方に受け取る複数のインバータＩ１〜Ｉ２Ｎとを備える。

図９は、図５に示すリフレッシュ制御部３００を示すブロック構成図である。

図９を参照すれば、リフレッシュ制御部３００は、Ｎビットのデジタル値のうち所定の下位ビット数に該当する第１デジタル値Ｌ１、Ｌ２、Ｍ１、Ｍ２に対応して、周波数調整されたクロック信号ＣＫｒｅｆを出力するリフレッシュ動作用発振器３１０と、Ｎビットのデジタル値のうち残りのビット数に該当する第２デジタル値Ｍ３、Ｍ４、Ｍ５、Ｍ６に対応して、クロック信号ＣＫｒｅｆを分周しリフレッシュ動作を行うためのリフレッシュ動作信号ｒｅｆに出力する周波数分周器３２０とを備える。

図１０は、図９に示すリフレッシュ動作用発振器３１０を示す回路図である。

図１０を参照すれば、リフレッシュ動作用発振器３１０は、第１デジタル値Ｌ１、Ｌ２、Ｍ１、Ｍ２に対応して、クロック発振用基準電流Ｉ_ckrを生成するクロック発振用基準電流生成部３１１と、クロック発振用基準電流Ｉ_ckrに対応するクロック信号ＣＫｒｅｆを発振させて出力するリング発振器３１２とを備える。

クロック発振用基準電流生成部３１１は、電源電圧ＶＤＤから接地電圧ＶＳＳに流れるようになるクロック発振用電流Ｉ_ckrをミラーリングする動作電流Ｉ_ckを出力する電流ミラー部３１１_２と、第１デジタル値Ｌ１、Ｌ２、Ｍ１、Ｍ２に対応して、互いに異なるパターンにターンオンされてクロック発振用基準電流Ｉ_ckrの電流量を調節するための複数のＭＯＳトランジスタＭＮ２〜ＭＮ５と、電流ミラー部３１１_２によってミラーリングされた動作電流Ｉ_ckを接地電圧ＶＳＳに流れるようにするためのダイオード接続されたＭＯＳトランジスタＭＮ６とを備える。ここで複数のＭＯＳトランジスタＭＮ２〜ＭＮ５はそれぞれ第１デジタル値Ｌ１、Ｌ２、Ｍ１、Ｍ２の1ビット信号によりターンオンされ、チャネル幅をそれぞれ×１、×２、×４、×８とする。

リング発振器３１２は、最終端のインバータ３１２_Ｎの出力が最初インバータ３１２_１の入力に接続される奇数個の直列に接続されたインバータ３１２_１〜３１２_Ｎとを備える。

リング発振器に備えられるインバータ３１２_１は電源電圧に一方が接続され、クロック発振用基準電流Ｉ_ckrをミラーリングするためのＭＯＳトランジスタＭＰ１１と、接地電圧ＶＳＳに一方が接続され、ゲートがＭＯＳトランジスタＭＮ８のゲートに接続され動作電流Ｉ_ckをミラーリングするためのＭＯＳトランジスタＭＮ８と、前端のインバータの出力信号を共通ゲートに受け取り、ＭＯＳトランジスタＭＰ１１とＭＯＳトランジスタＭＮ７との間に提供される直列に接続されたＭＯＳトランジスタＭＰ１２、ＭＮ７とを備える。

以下、図５ないし図１１を参照して本実施の形態に係る半導体メモリ装置の動作を説明する。

まず本実施の形態に係るメモリ装置の全体的な動作を説明すれば、温度感知部１００ではメモリ装置が動作する時の温度を感知し、それに対応して温度感知された電圧Ｖｔを生成して出力する。次いでアナログ-デジタル変換器２００で温度感知された電圧Ｖｔに対応するＮビットのデジタル値を生成して出力する。次いでリフレッシュ制御部３００では温度に関する情報があるＮビットのデジタル値に対応するリフレッシュ動作信号ｒｅｆを生成してメモリコアブロック４００に出力する。

メモリコアブロック４００は、動作時の温度に対して周期が調整されたリフレッシュ動作信号ｒｅｆに応答してリフレッシュ動作を行う。したがって、メモリコアブロック４００では現在の状態の温度に最適化されたリフレッシュ周期に合せてリフレッシュ動作を行うことができ、不必要な電流消費を大幅に低減できる。

次いで、温度感知部１００の動作を説明する。

まず、第１温度センシング部１１０は温度の増加に反比例する電流量を有する第１電流Ｉ_cを生成し、第２温度センシング部１２０は温度の増加に比例する電流量を有する第２電流Ｉ_pを生成し、出力するようになる。

第１温度センシング部１１０に備えられているダイオード接続された二極トランジスタＱ３は、その特性上ベースエミッタ端子間の電圧Ｖ_be3が温度の増加に対して約−２.１ｍＶ/度の係数を有している。一方、抵抗素子は温度に対して比較的一定した値を有している。

一方、第１温度センシング部１１０に備えられた演算増幅器１１１は、正入力端＋に抵抗に印加される電圧を受け取り、負入力端−に二極トランジスタＱ３のベースエミッタ電圧Ｖ_be3を受け取るため、温度が増加するによって負入力として印加される電圧が減少し、これによって演算増幅器１１１の出力電圧が増加するようになる。

したがって、電流ミラー形態でゲート端が共通に接続されたＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７は、温度が増加するによって徐々に弱くターンオンされ、第１電流Ｉ_cは減少するようになる。第１電流を数式で示すのが下の数式１である。温度の増加に反比例する第１電流Ｉ_cは、抵抗Ｒ２を介して接地電圧ＶＳＳに流れるようになるので、第１電流Ｉ_cと抵抗Ｒ２とによって生成される電圧は温度の増加に従って減少するという特性を有する。

次いで、温度感知された電圧出力部１２０の演算増幅器１２１は、正入力端＋に抵抗Ｒ２に印加される電圧を受け取るため、温度が増加するによって出力電圧も減少し出力する。これによって、ＭＯＳトランジスタＭＰ８は温度が増加するによって徐々に強くターンオンされ、温度感知部１００の最終出力である温度感知された電圧Ｖｔは、温度が増加するによって高いレベルを有する特性を有する。温度感知された電圧Ｖｔに対する数式は下の数式２の通りである。

一方、第２温度センシング部１３０の演算増幅器１３３は、それぞれ正入力端＋と負入力−とを介して抵抗Ｒ５と直列に接続したダイオード接続された二極トランジスタＱ１に印加される電圧と、ダイオード接続された二極トランジスタＱ２に印加される電圧を受け取る。

抵抗Ｒ５及び二極トランジスタＱ１に印加される電圧と二極トランジスタＱ２に印加される電圧との差は、温度の増減によって約０.０８ｍＶ/度の係数を有する。したがって、演算増幅器１３３の出力電圧は温度の増加によってレベルが減少するという特性を有するようになり、電流ミラー形態でゲート端が共通に接続したＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３は、温度が増加するによって強くターンオンされ、最終的に温度増加に比例する第２電流Ｉ_pが生成される。第２電流Ｉ_pに対する数式は下の数式３の通りである。

次いで、説明すれば、基準電流生成部１４０は、第１電流Ｉ_pと第２電流Ｉ_cとを合せた電流である基準電流Ｉｒｅｆを生成する。ここで生成された基準電流Ｉｒｅｆはアナログ-デジタル変換器で温度感知された電圧Ｖｔに対応するデジタル値を生成する時の基準電流として用いられる。

ここで、本実施の形態に係る温度感知部１００は温度感知された電圧Ｖｔを生成するにおいて、第１温度センシング部１１０から出力される温度の増加にしたがって減少する第１電流Ｉ_cを使用した。これは、第１温度センシング部１１０の動作時採用される温度計数(−２.１ｍＶ/度)が第２温度センシング部１３０の動作時採用される温度計数(０.０８ｍＶ/度)より大きいため、温度変化にさらに敏感に温度感知された電圧レベルが変わるようするためである。

しかし、場合によっては第２温度センシング部１３０から出力される第２電流Ｉ_pを使用して、温度感知された電圧Ｖｔを生成して出力することができる。この場合には、温度感知された電圧出力部１２０の回路を再び作らなければならないが、最も簡単な方法としては演算増幅器１２１の正入力端＋は抵抗Ｒ３、Ｒ４の共通ノードに接続させ、負入力端−として第２電流Ｉ_pによって印加される電圧を受け取ればよい。

次いで、アナログ-デジタル変換器２００の動作を説明する。

アナログ-デジタル変換器２００の電圧比較器２１０は、温度感知された電圧Ｖｔと内部電圧Ｖｉｎとを比較して出力する。次いで、２進アップ/ダウンカウンタ２２０は、電圧比較器２１０の出力結果によって出力される８ビットの２進デジタル信号をアップしたりダウンさせる。２進アップ/ダウンカウンタでは備えられるレジスタに初期の任意の温度に対応するデジタル値を格納しているが、電圧比較器２１０から出力される電圧の大きさに対応して出力される８ビットの２進デジタル信号をアップしたりダウンさせる。

次いで、コード変換部２５０は、２進アップ/ダウンカウンタ２２０に出力される２進デジタル信号のうち上位６ビットの信号を、温度計コードに変換してセグメントデジタルアナログ変換器２７０に出力する。一方、遅延部は２進アップ/ダウンカウンタ２２０に出力される下位６ビットの２進デジタル信号を受け取ってコード変換部２５０でコードが変換される所定の時間分だけ遅延させ二極デジタルアナログ変換器２８０に出力する。

このように２進アップ/ダウンカウンタ２２０から出力される２進デジタル信号の上位６ビット信号を、温度計コードに変換してデジタルアナログ変換器２７０に出力させる理由は、２進デジタル信号を変換なくデジタルアナログ変換器２７０に出力する時、発生されるグリッチを低減するためである。

しかし、２進アップ/ダウンカウンタ２２０から出力される８ビットの２進デジタル信号全部を、温度計コードに変換する時には回路面積が大きく増加するため、上位６ビットの２進デジタル信号だけを温度計コードに変換してセグメントデジタルアナログ変換器２７０に出力する。

下の表１には、温度計コードの一例が示されている。表に示すように、温度計コードは２進デジタル信号を復号化し加重値に該当する個数分だけハイレベルの信号を出力する。温度計コードに復号化したデジタル信号を受け取って、アナログ信号に変換するようになれば、変換する動作で発生される信号のグリッチ成分を大幅に減らすことができる。

次いで説明すれば、セグメントデジタルアナログ変換器２７０は、温度計コードに復号化され受け取るデジタル信号に対応する第１アナログ信号Ｖａを出力して、二極デジタルアナログ変換器２８０では、遅延部２６０から出力される２進デジタル信号を第２アナログ信号Ｖｂに変換して出力する。

次いで、ＤＡＣロード２９０ではセグメントデジタルアナログ変換器２７０と二極デジタルアナログ変換器２８０とから出力される第１及び第２アナログ信号Ｖａ、Ｖｂを組み合わせた一つのアナログ信号に出力し、ここで出力されたアナログ信号は演算増幅器２４０によってバッファリングされ、電圧比較器２１０の内部電圧として出力される。

一方、変換制御部２３０は受け取るイネーブル制御信号ｔ_ｅｎに応答して、電圧比較器２１０と２進アップ/ダウンカウンタ２２０のイネーブル状態を制御する。

変換制御部２３０は、本発明のアナログ-デジタル変換部２００はリフレッシュ動作を行うことにだけ必要なため、半導体メモリ装置がリフレッシュ動作を行うために現在の動作に適切なリフレッシュ動作周期を決定する時にだけアナログ-デジタル変換部２００を動作させるために備えられるブロックである。

変換制御部２３０は、リング発振器の形態から構成されるが、イネーブル制御信号ｔ_ｅｎがローレベルである場合には、リング発振器がディセーブルされイネーブル信号ｅｎを非活性化させて出力し、ハイレベルである場合には、イネーブル信号ｅｎを活性化させ出力する。

本実施の形態では、アナログ-デジタル変換部２００から温度感知された電圧Ｖｔに対応して８ビットのデジタル信号を出力したが、そのビット数はメモリ装置にしたがって任意に調整可能である。アナログ-デジタル変換部２００で温度感知された電圧Ｖｔに対応して出力されるデジタル信号のビット数が増加するほど温度変化に対しリフレッシュ動作周期を精密に制御できる。

次いで、リフレッシュ制御部３００の動作を説明する。

リフレッシュ制御部３００は、大きくリフレッシュ動作用発振器３１０と、周波数分周器と３２０から構成されるが、アナログ-デジタル変換部２００から出力される温度情報が含まれた８ビットのデジタル信号のうちから上位４ビットの信号Ｍ３、Ｍ４、Ｍ５、Ｍ６は周波数分周器３２０に受け取って、下位４ビットの信号Ｌ１、Ｌ２、Ｍ１、Ｍ２はリフレッシュ動作用発振器３１０に受け取る。

リフレッシュ動作用発振器３１０は、下位４ビットの信号Ｌ１、Ｌ２、Ｍ１、Ｍ２に対応して周波数が調整されたクロック信号ＣＫｒｅｆ１を生成して出力し、周波数分配既３２０は上位４ビットの信号Ｍ３、Ｍ４、Ｍ５、Ｍ６に対応して周波数が調整されたクロック信号ＣＫｒｅｆ１の周期を分周し、リフレッシュ動作信号ｒｅｆに出力する。

リフレッシュ動作用発振器３１０の動作を説明すれば、基準電流生成部３１１に備えられる互いに異なるチャネル幅を有する複数のＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５は、下位４ビットの信号Ｌ１、Ｌ２、Ｍ１、Ｍ２に応答してそれぞれターンオンされる。複数のＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５がターンオンされる状態によってクロック発振用基準電流Ｉ_ckrの電流量が決まる。電流ミラー３１１_２は、クロック発振用基準電流Ｉ_ckrをミラーリングしてクロック発振用動作電流Ｉ_ckを出力し、クロック発振用動作電流Ｉ_ckはダイオード接続されたＭＯＳトランジスタＭＰ６を介して接地電圧ＶＳＳに流れるようになる。

リング発振器３１２は、奇数の直列に接続された複数のインバータを備えるが、それぞれのインバータ(例を挙げると３１２_１)はそれぞれ二つの電流援用ＭＯＳトランジスタＭＰ１１、ＭＮ８を備える。それぞれのインバータに備えられる二つの電流援用ＭＯＳトランジスタは、クロック発振用基準電流Ｉ_ckrとクロック発振用動作電流Ｉ_ckとの電流量にミラーリングされてターンオンされ、この時ターンオンされる程度によってリング発振器３１２の出力クロック信号の周波数が調整される。

周波数分周器３２０は、周波数調整されたクロック信号ＣＫｒｅｆを分周しリフレッシュ動作を行うための基準信号であるリフレッシュ動作信号ｒｅｆを出力する。

本実施の形態のリフレッシュ制御部３００は、アナログ-デジタル変換部２００から出力される８ビットのデジタル信号のうち上位４ビットの信号Ｍ３、Ｍ４、Ｍ５、Ｍ６はリフレッシュ周期を大きく変化させることができるリフレッシュ動作信号ｒｅｆの分周に使用し、下位４ビットの信号Ｌ１、Ｌ２、Ｍ１、Ｍ２はリフレッシュ周期を微細に変化させ得るリフレッシュ動作信号ｒｅｆの周波数を調整するのに使用した。これは各メモリ装置の場合によって異なるように制御できる。

上述のように、本実施の形態に係るメモリ装置はメモリ装置の動作温度を感知し、感知された動作温度に対応する温度感知された電圧を生成し、温度感知された電圧に対応するＮビットのデジタル値を出力し、出力されるデジタル値に対応してリフレッシュ動作用クロック信号を出力する。最後にリフレッシュ動作用クロック信号によってリフレッシュ動作を行う。

このように温度感知された電圧を、Ｎビットのデジタル値に変換し変換されたＮビットのデジタル値に対応してリフレッシュ動作周期を変化させることによって、温度変化に対応し最適化された周期にリフレッシュ動作を行うことができる。

したがって、従来に必要以上にリフレッシュ動作を行なうことによって浪費されていた電流消費を、本発明のメモリ装置では大幅に減らすことができる。

技術が発達するにつれて、半導体装置はさらに高速に動作し徐々に低電力で動作するように要求されつつある。リフレッシュ動作時消費される電流は、半導体メモリ装置で用いられる全体動作電流量で比較的大きい比率を占めている。

したがって、温度変化にさらに精密にリフレッシュ周期を変化させることができるということは、メモリ装置の動作電流を大幅に減らすことができることを意味し、次世代低電力メモリ装置を開発するのにおいても非常に有利となる。

図１１は、本発明の好ましい第２実施の形態に係る半導体メモリ装置を示すブロック構成図である。

図１１を参照すれば、第２実施の形態に係る半導体メモリ装置は、温度変化に対応して温度感知された電圧を出力するための温度感知部１００と、温度感知された電圧Ｖｔに対応するリフレッシュ動作用クロック信号ｒｅｆを生成して出力する電圧制御発振器を備え、リフレッシュ動作用クロック信号ｒｅｆに応答してリフレッシュ動作を行う。

図１１に示す温度感知部１００は、図６に示す温度感知部１００のような形態から構成されるため、それに関する説明は省略する。また、第２実施の形態でも図６に示す温度の増加によって減少する第１電流Ｉ_cを使用する第１温度センシング部１１０を使用して温度感知された電圧を出力することもでき、温度の増加によって増加する第２電流Ｉ_pを使用する第２温度センシング部１３０を使用して温度感知された電圧Ｖｔを出力できる。

以下では、図１１を参照して第２実施の形態に係る半導体メモリ装置の動作を簡単に説明する。

図１１を参照すれば、第２実施の形態に係る半導体メモリ装置の温度感知部１００で動作温度を感知し、感知された動作温度に対応する温度感知された電圧Ｖｔを生成して出力する。次いで、電圧制御発振器６００は温度感知された電圧Ｖｔに対応する発振されたクロック信号ｒｅｆ２を生成し、発振されたクロック信号に応答してリフレッシュ動作を行う。

第２実施の形態に係る半導体メモリ装置は、温度変化によって温度感知された電圧Ｖｔに応答して直ちにリフレッシュ動作の周期を定める。こうすることで上述した第１実施の形態よりはリフレッシュ関連回路の面積を大幅に減らすことができるが、リフレッシュ動作周期をデジタル的に制御できないという欠点がある。

尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。

通常の半導体メモリ装置における温度変化に対して要求されるリフレッシュ周期を示すグラフである。 従来技術に係る温度変化によってリフレッシュ動作を制御できる半導体メモリ装置を示すブロック構成図である。 図２に示す温度感知部を示す回路図である。 図３に示す温度感知部の動作を示すタイミングチャート図である。 図３に示す温度感知部の動作を示すタイミングチャート図である。 本発明の好ましい実施の形態に係る半導体メモリ装置を示すブロック構成図である。 図５に示す温度感知部を示す回路図である。 図５に示すＮビットアナログ-デジタル変換器を示すブロック構成図である。 図７に示す変換制御部を示す回路図である。 図５に示すリフレッシュ制御部を示すブロック構成図である。 図９に示すリフレッシュ動作用発振器を示す回路図である。 本発明の好ましい第２実施の形態に係る半導体メモリ装置を示すブロック構成図である。

符号の説明

ＭＮ１〜ＭＮ７ ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ１１ ＰＭＯＳトランジスタ

Claims (28)

1. リフレッシュ動作を行うメモリ装置において、
   温度変化に対応して温度感知された電圧を出力する温度感知手段と、
   前記温度感知された電圧に対応するＮビットのデジタル値を出力するアナログ-デジタル変換手段と、
   前記Ｎビットのデジタル値に対応してリフレッシュ動作周期を制御するリフレッシュ制御手段と
   を備えることを特徴とする半導体メモリ装置。
2. 前記温度感知手段は、
   温度の増加に対応して反比例する第１電流を出力する第１温度センシング部と、
   前記第１電流に対応して前記温度感知された電圧を出力する温度感知された電圧出力部と
   を備えることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記温度感知手段は、
   温度の増加に対応して比例する第２電流を出力する第２温度センシング部と、
   前記第１電流と前記第２電流とを合せた基準電流を出力する基準電流生成部と
   をさらに備えることを特徴とする請求項２に記載の半導体メモリ装置。
4. 前記第１温度センシング部は、
   抵抗を備えて温度の増加に対応して比較的一定の電圧を出力できる第１単位センシング部と、
   ダイオード接続された二極トランジスタを備え、温度の増加に対応して電圧レベルが減少する電圧を出力できる第２単位センシング部と、
   前記第１及び第２単位センシング部の出力電圧を比較する比較部と、
   前記比較部の出力結果に対応して前記第１電流を出力する出力部と
   を備えることを特徴とする請求項２又は請求項３に記載の半導体メモリ装置。
5. 前記第２温度センシング部は、
   抵抗と、前記抵抗と直列に接続され、ダイオード接続された第１二極トランジスタを備えた第１単位センシング部と、
   ダイオード接続された第１二極トランジスタを備える第２単位センシング部と、
   前記抵抗及び第１二極トランジスタに印加される電圧と前記第２二極トランジスタに印加される電圧の差とを比較する比較部と
   を備えることを特徴とする請求項３に記載の半導体メモリ装置。
6. 前記第１温度センシング部は、
   電源電圧に一方が接続された第１ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタの他方と接地電圧との間に提供された第１抵抗と、
   前記電源電圧に一方が接続され、ゲートが前記第１ＭＯＳトランジスタのゲートに接続された第２ＭＯＳトランジスタと、
   前記第２ＭＯＳトランジスタの他方と前記接地電圧との間に提供され、ダイオード接続された第１二極トランジスタと、
   正入力端＋が前記第１ＭＯＳトランジスタの他方に、負入力端−が前記第２ＭＯＳトランジスタの他方端に接続され、出力端が前記第１及び第２ＭＯＳトランジスタのゲートに接続された第１演算増幅器と、
   前記電源電圧に一方が接続され、ゲートが前記第１及び第２ＭＯＳトランジスタのゲートに接続された第３ＭＯＳトランジスタと、
   前記第３ＭＯＳトランジスタと前記接地電圧との間に提供された第２抵抗を備え、前記第３ＭＯＳトランジスタと前記第２抵抗とを貫通して前記第１電流を流れるようにすること
   を特徴とする請求項３に記載の半導体メモリ装置。
7. 前記温度感知された電圧出力部は、
   一方が前記電源電圧に接続された第４ＭＯＳトランジスタと、
   前記第４ＭＯＳトランジスタの他方と接地電圧との間に直列に接続される第３及び第４抵抗と、
   正入力端＋が前記第２抵抗の一方端に、負入力端−が前記第３及び第４抵抗の共通ノードに接続され、出力端が前記第４ＭＯＳトランジスタのゲートに接続された第２演算増幅器を備え、前記第４ＭＯＳトランジスタの他方に前記温度感知された電圧を出力すること
   を特徴とする請求項６に記載の半導体メモリ装置。
8. 前記第２温度センシング部は、
   前記電源電圧に一方が接続された第５ＭＯＳトランジスタと、
   前記第５ＭＯＳトランジスタの他方に一方が接続された第５抵抗と、
   前記第５抵抗の他方と前記接地電圧との間に提供されダイオード接続された第２二極トランジスタと、
   前記電源電圧に一方が接続され、ゲートが前記第５ＭＯＳトランジスタのゲートに接続された第６ＭＯＳトランジスタと、
   前記第６ＭＯＳトランジスタの他方と前記接地電圧との間に提供されダイオード接続された第３二極トランジスタと、
   正入力端＋が前記第５抵抗の一方に、負入力端−が前記第６ＭＯＳトランジスタの他方に接続され、出力端が前記第５及び第６ＭＯＳトランジスタのゲートに接続された第３演算増幅器と
   を備えることを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記基準電流生成部は、
   前記電源電圧に一方が接続され、ゲートが前記第５及び第６ＭＯＳトランジスタのゲートに接続された第７ＭＯＳトランジスタと、
   前記電源電圧に一方が接続され、ゲートが前記第１ないし第３ＭＯＳトランジスタの共通ゲートに接続された第８ＭＯＳトランジスタと、
   前記第７及び第８ＭＯＳトランジスタの他方と前記接地電圧との間に提供されダイオード接続された第９ＭＯＳトランジスタと
   を備えることを特徴とする請求項８に記載の半導体メモリ装置。
10. 前記温度感知手段は、温度の増加に対応して比例する温度感知された電流を出力する温度センシング部と、
    前記温度感知された電流に対応して前記温度感知された電圧を出力する温度感知された電圧出力部と
    を備えることを特徴とする請求項１に記載の半導体メモリ装置。
11. 前記温度センシング部は、
    抵抗と、前記抵抗と直列に接続されダイオード接続された第１二極トランジスタを備えた第１単位センシング部と、
    ダイオード接続された第１二極トランジスタを備える第２単位センシング部と、
    前記抵抗及び第１二極トランジスタに印加される電圧と前記第２二極トランジスタに印加される電圧の差とを比較する比較部と
    を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
12. 前記リフレッシュ制御手段は、
    前記Ｎビットのデジタル値のうち所定の下位ビット数に該当する第１デジタル値に対応して、周波数調整されたクロック信号を出力するリフレッシュ動作用発振器と、
    前記Ｎビットのデジタル値のうち残りのビット数に該当する第２デジタル値に対応して、前記クロック信号を分周しリフレッシュ動作を行うためのリフレッシュ動作信号に出力する周波数分周器と
    を備えることを特徴とする請求項１に記載の半導体メモリ装置。
13. 前記リフレッシュ動作用発振器は、
    前記第１デジタル値に対応してクロック発振用基準電流を生成するクロック発振用基準電流生成部と、
    前記クロック発振用基準電流に対応するクロック信号を発振させて出力するリング発振器と
    を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
14. 前記クロック発振用基準電流生成部は、
    電源電圧から接地電圧に流れるようになるクロック発振用基準電流をミラーリングした動作電流を出力する電流ミラーリング手段と、
    前記第１デジタル値に対応して互いに異なるパターンでターンオンされ、前記クロック発振用基準電流の電流量を調節するための複数の第１ＭＯＳトランジスタと、
    前記動作電流を前記接地電圧に流れるようにするためのダイオード接続された第２ＭＯＳトランジスタと
    を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
15. 前記リング発振器は、最終端のインバータ出力が最初インバータの入力に接続される奇数個の直列に接続されたインバータを備えることを特徴とする請求項１４に記載の半導体メモリ装置。
16. 前記リング発振器に備えられるインバータは、
    電源電圧に一方が接続され、前記クロック発振用基準電流をミラーリングするための第３ＭＯＳトランジスタと、
    接地電圧に一方が接続され、ゲートが前記第２ＭＯＳトランジスタのゲートに接続され、前記動作電流をミラーリングするための第４ＭＯＳトランジスタと、
    前端のインバータの出力信号を共通ゲートに受け取って、前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタとの間に提供され、直列に接続される第５及び第６ＭＯＳトランジスタとを
    備えることを特徴とする請求項１５に記載の半導体メモリ装置。
17. 前記アナログ-デジタル変換手段は、
    前記温度感知された電圧と内部電圧を比較するための電圧比較器と、
    前記電圧比較器に比較された結果によって、出力される２進デジタル値をアップまたはダウンさせる２進アップ/ダウンカウンタと、
    前記アップ/ダウンカウンタの出力のうち所定の上位ビット数に該当する２進デジタル値を温度計コードに変換して出力するコード変換部と、
    前記コード変換部でコードを変換させるタイミングの間、前記コード変換部によって変換できない残りの２進デジタル値を遅延させて出力する遅延と、
    前記コード変換部で変換された温度計コードを第１アナログ値に出力するセグメントデジタルアナログ変換器と、
    前記遅延で出力される２進デジタル値を第２アナログ値に出力する二極デジタルアナログ変換器と、
    前記第１及び第２アナログ値に対応する前記内部電圧に変換して出力する電圧変換手段と
    を備えることを特徴とする請求項３に記載の半導体メモリ装置。
18. 前記アナログ-デジタル変換手段の前記セグメントデジタルアナログ変換器と前記二極デジタルアナログ変換器は、前記温度感知手段の基準電流生成部から出力される基準電流を使用し、デジタル値をアナログ値に変換することを特徴とする請求項１７に記載の半導体メモリ装置。
19. 前記アナログ-デジタル変換手段は、
    イネーブル信号を受け取って前記電圧比較器及び前記２進アップ/ダウンカウンタの活性化を制御する変換制御部をさらに備えることを特徴とする請求項１７に記載の半導体メモリ装置。
20. 前記変換制御部は、
    前記イネーブル信号を一方に受け取るＮＡＮＤゲートと、
    前記ＮＡＮＤゲートの出力を最初の入力とし、前端の出力を反転させて出力し、最終端の出力は前記ＮＡＮＤゲートの他方に受け取る複数のインバータと
    を備えることを特徴とする請求項１９に記載の半導体メモリ装置。
21. 温度変化に対応して温度感知された電圧を出力するための温度感知手段と、
    前記温度感知された電圧に対応するリフレッシュ動作用クロック信号を生成して出力する電圧制御発振器と
    を備え前記リフレッシュ動作用クロック信号に応答してリフレッシュ動作を行うことを特徴とする半導体メモリ装置。
22. 前記温度感知手段は、
    温度の増加に対応して反比例する温度感知された電流を出力する温度センシング部と、
    前記温度感知された電流に対応する前記温度感知された電圧を出力する温度感知された電圧出力部と
    を備えることを特徴とする請求項２１に記載の半導体メモリ装置。
23. 前記温度センシング部は、
    電源電圧に一方が接続された第１ＭＯＳトランジスタと、
    前記第１ＭＯＳトランジスタの他方と接地電圧との間に提供された第１抵抗と、
    前記電源電圧に一方が接続され、ゲートが前記第１ＭＯＳトランジスタのゲートに接続された第２ＭＯＳトランジスタと、
    前記第２ＭＯＳトランジスタの他方と前記接地電圧との間に提供されてダイオード接続された第１二極トランジスタと、
    正入力端＋が前記第１ＭＯＳトランジスタの他方に、負入力端−が前記第２ＭＯＳトランジスタの他方端に接続された出力端が前記第１及び第２ＭＯＳトランジスタのゲートに接続された第１演算増幅器と、
    前記電源電圧に一方が接続されれば、ゲートが前記第１及び第２ＭＯＳトランジスタのゲートに接続された第３ＭＯＳトランジスタと、
    前記第３ＭＯＳトランジスタと前記接地電圧との間に提供された第２抵抗を備え、前記第３ＭＯＳトランジスタと前記第２抵抗とを貫通して前記第１電流を流れるようにすること
    を特徴とする請求項２２に記載の半導体メモリ装置。
24. 前記温度感知された電圧出力部は、
    一方が前記電源電圧に接続された第４ＭＯＳトランジスタと、
    前記第４ＭＯＳトランジスタの他方と接地電圧との間に直列に接続される第３及び第４抵抗と、
    正入力端＋が前記第２抵抗の一方端に、負入力端−が前記第３及び第４抵抗の共通ノードに接続され、出力端が前記第４ＭＯＳトランジスタのゲートに接続された第２演算増幅器を備えて、前記第４ＭＯＳトランジスタの他方に前記温度感知された電圧を出力すること
    を特徴とする請求項２２に記載の半導体メモリ装置。
25. 前記温度感知手段は、
    温度の増加に対応して比例する温度感知された電流を出力する温度センシング部と、
    前記温度感知された電流に対応して前記温度感知された電圧を出力する温度感知された電圧出力部と
    を備えることを特徴とする請求項２１に記載の半導体メモリ装置。
26. 前記温度センシング部は、
    抵抗と、前記抵抗と直列に接続されてダイオード接続された第１二極トランジスタを備えた第１単位センシング部と、
    ダイオード接続された第１二極トランジスタを備える第２単位センシング部と、
    前記抵抗及び第１二極トランジスタに印加される電圧と前記第２二極トランジスタに印加される電圧との差を比較する比較部と
    を備えることを特徴とする請求項２５に記載の半導体メモリ装置。
27. リフレッシュ動作を行う半導体メモリ装置の駆動方法において、
    メモリ装置の動作温度を感知するステップと、
    前記感知された動作温度に対応する温度感知された電圧を生成するステップと、
    前記温度感知された電圧に対応するＮビットのデジタル値を出力するステップと、
    前記Ｎビットのデジタル値に対応してリフレッシュ動作用クロック信号を出力するステップと、
    前記リフレッシュ動作用クロック信号によってリフレッシュ動作を行うステップと
    を備えることを特徴とする半導体メモリ装置の駆動方法。
28. リフレッシュ動作を行う半導体メモリ装置の駆動方法において、
    メモリ装置の動作温度を感知するステップと、
    前記感知された動作温度に対応する温度感知された電圧を生成するステップと、
    前記温度感知された電圧に対応して発振されたクロック信号を生成するステップと、
    前記発振されたクロック信号に応答してリフレッシュ動作を行うステップと
    を備えることを特徴とする半導体メモリ装置の駆動方法。
    
    

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