KR101043730B1 - 반도체 장치의 온도정보 출력회로 및 온도정보 출력방법 - Google Patents

반도체 장치의 온도정보 출력회로 및 온도정보 출력방법 Download PDF

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Abstract

본 발명은 반도체 장치의 내부 온도를 감지하여 그 값을 출력하기 위한 반도체 장치의 온도정보 출력회로 및 온도정보 출력방법에 관한 것으로써, 온도 상승에 대응하여 포지티브 특성을 갖는 제1전류, 온도 상승에 대응하여 네거티브 특성을 가지며 설정된 최저 임계 온도에서 상기 제1전류와 동일한 크기를 갖는 제2전류, 및 온도 상승에 대응하여 네거티브 특성을 가지며 설정된 최고 임계 온도에서 상기 제1전류와 동일한 크기를 갖는 제3전류 - 상기 제2전류보다 예정된 크기만큼 큼 - 를 생성하기 위한 전류 생성부; 상기 제1전류의 크기에 대응하는 디지털 코드 값을 온도 정보로서 출력하기 위한 아날로그-디지털 변환부를 구비하며, 상기 아날로그-디지털 변환부는, 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 제3전류를 결합한 전류의 크기와 상기 제1전류의 크기를 비교하고, 비교결과에 응답하여 상기 디지털 코드의 값을 변동하는 것을 특징으로 하는 반도체 장치의 온도정보 출력회로를 제공한다.
온도 정보 출력장치, 최저 임계 온도, 최고 임계 온도, 디지털 코드

Description

반도체 장치의 온도정보 출력회로 및 온도정보 출력방법{THERMAL INFORMATION OUTPUT CIRCUIT OF SEMICONDUCTOR DEVICE AND THERMAL INFORMATION OUTPUT METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 내부 온도를 감지하여 그 값을 출력하기 위한 반도체 장치의 온도정보 출력회로 및 온도정보 출력방법에 관한 것이다.
일반적으로, 반도체 장치는 그 집적 레벨 및 동작 속도가 상승함에 따라 반도체 장치 자체에서 많은 열을 발생한다. 이렇게 발생한 열은 반도체 장치의 내부 온도를 상승시켜 정상적인 동작을 방해하고, 자칫 반도체 장치의 불량을 초래한다. 따라서, 반도체 장치의 온도를 정확하게 감지하고, 감지한 온도의 정보를 출력해 줄 수 있는 장치가 필요하다.
특히, 반도체 장치 중 디램(DRAM)의 경우는 셀(CELL)에 저장된 데이터를 잃어버리는 것을 방지하기 위해서 셀(CELL) 내의 데이터를 잃어버리기 전에 셀(CELL) 의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 데이터 값으로 재충전해주는 동작이 필요하다.
이러한 셀 (CELL)의 재충전 과정을 리프레쉬(refresh) 동작이라 부르며, 리프레쉬 동작을 주기적으로 반복해야만 셀(CELL)에 저장된 데이터의 기억이 유지된다.
이와 같이 디램(DRAM)에서 리프레쉬 동작을 수행하기 위해서는 리프레쉬 전력이 소모되는데, 저전력을 요구하는 배터리 오퍼레이티드 시스템(battery operated system)의 경우에 이러한 리프레쉬 수행에 따른 전력의 소모는 전체 시스템의 성능을 좌우할 수 있는 정도로 매우 중요하며 크리티컬(critical)한 이슈이다.
리프레쉬에 필요한 전력소모를 줄이는 시도 중 하나는 디램(DRAM)의 리프레쉬 주기를 온도에 따라 변화시키는 방식을 사용하는 것이다. 따라서, 일반적인 디램(DRAM)에서의 데이터 보유 타임은 온도가 낮아질수록 길어진다는 특성을 감안하여, 디램(DRAM)의 온도 영역을 여러개의 영역들로 분할하여 두고 상대적으로 낮은 온도 영역에서는 리프레쉬 클록의 주파수를 상대적으로 낮추어 주고, 상대적으로 높은 온도 영역에서는 리프레쉬 클록의 주파수를 상대적으로 높여주게 되면, 디램(DRAM)의 전반적인 전력 소모는 줄어들 것임에 틀림없다.
따라서, 종래기술에서는 온도 정보 출력장치에서 디램(DRAM)의 온도영역을 2개 내지 3개로 분할한 후, 그 결과에 따라 리프레쉬 클록의 주파수를 조절해 주는 방식을 사용하여 디램(DRAM)의 전반적인 전력 소모를 하강시키는 방법을 사용하였 다.
참고로, 종래기술에서는 온도의 변동에 대응하는 바이폴라 접합 트랜지스터(BJT : Bipolar Junction Transistor)의 베이스-이미터 전압(Vbe)의 변화가 약 -1.8mV/℃인 것을 이용하여 반도체 장치의 내부온도를 측정한다. 즉, 디램(DRAM)에 구비된 바이폴라 접합 트랜지스터(BJT)의 베이스-이미터 전압(Vbe) 레벨을 설정된 전압레벨과 비교하여 디램(DRAM)의 현재 온도가 어느 영역에 속하는지를 판단하게 된다.
한편, 전술한 종래기술에서와 같은 방법에서는 디램(DRAM)의 온도 영역에 따라 리프레쉬 주기를 최적화하는 방식으로 아낄 수 있는 전력의 크기가 디램(DRAM)의 온도 영역을 몇 개의 영역으로 분할하느냐에 따라 달라질 수 있다. 즉, 분할되는 디램(DRAM)의 온도 영역이 많으면 많을수록 리프레쉬 동작 주기를 더욱 더 다양하게 나누어서 제어할 수 있으므로 디램(DRAM)에서 소모되는 전력의 크기를 더 많이 하강시킬 수 있다. 따라서, 가장 이상적인 온도 정보 출력장치의 동작은 분할되는 디램(DRAM)의 온도 영역이 매우 많아서 온도의 변동에 대응하여 리프레쉬 동작주기를 연속적으로(continuos) 제어하는 것이 될 것이다.
하지만, 종래기술에서 디램(DRAM)의 온도를 감지하기 위해 사용되는 바이폴라 접합 트랜지스터(BJT)의 베이스-이미터 전압(Vbe) 레벨변동은 매우 미세하기 때문에 바이폴라 접합 트랜지스터(BJT)의 베이스-이미터 전압(Vbe) 레벨변동에 직접적으로 대응하여 디램(DRAM)의 온도 영역을 매우 많이 분할한다고 하여도 그 값의 정확도를 확신 할 수 없는 문제가 있다.
즉, 바이폴라 접합 트랜지스터(BJT)의 베이스-이미터 전압(Vbe) 레벨변동에 직접적으로 대응하여 디램(DRAM)의 온도 영역을 매우 많이 분할할 수 있는 회로를 설계하여도 이를 실제 공정을 통해 생산하게 되면, 감지되는 온도 값이 생산된 제품에 따라 +/- 20(℃)의 차이를 갖게 되는 문제가 발생한다.
이러한 문제를 해결하기 위해서는, 생산 후에 모든 반도체 장치에서 여러 개의 온도를 번갈아 가면서 테스트하여 감지된 온도 값이 정확하질 때까지 검증 및 튜닝을 해주어야 한다.
그런데, 이러한 방식은 하나의 반도체 장치를 검증 및 튜닝하는데도 매우 많은 시간이 걸리는 방식이기 때문에, 이러한 방식을 사용하여 반도체 장치를 대량으로 생산하는 것은 실질적으로 불가능하다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 반도체 장치의 온도 변동에 대응하여 출력되는 온도 정보가 매우 높은 정확도로 미세하게 변동할 수 있도록 하는 반도체 장치의 온도 정보 출력장치를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 온도 상승에 대응하여 포지티브 특성을 갖는 제1전류, 온도 상승에 대응하여 네거티브 특성을 가지며 설정된 최저 임계 온도에서 상기 제1전류와 동일한 크기를 갖는 제2전류, 및 온도 상승에 대응하여 네거티브 특성을 가지며 설정된 최고 임계 온도에서 상기 제1전류와 동일한 크기를 갖는 제3전류 - 상기 제2전류보다 예정된 크기만큼 큼 - 를 생성하기 위한 전류 생성부; 상기 제1전류의 크기에 대응하는 디지털 코드 값을 온도 정보로서 출력하기 위한 아날로그-디지털 변환부를 구비하며, 상기 아날로그-디지털 변환부는, 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 제3전류를 결합한 전류의 크기와 상기 제1전류의 크기를 비교하고, 비교결과에 응답하여 상기 디지털 코드의 값을 변동하는 것을 특징으로 하는 반도체 장치의 온도정보 출력회로를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르 면, 온도 상승에 대응하여 포지티브 특성을 갖는 제1전류, 온도 상승에 대응하여 네거티브 특성을 가지며 설정된 최저 임계 온도에서 상기 제1전류와 동일한 크기를 갖는 제2전류, 및 온도 상승에 대응하여 네거티브 특성을 가지며 설정된 최고 임계 온도에서 상기 제1전류와 동일한 크기를 갖는 제3전류 - 상기 제2전류보다 예정된 크기만큼 큼 - 를 생성하는 단계; 및 상기 제1전류의 크기에 대응하는 디지털 코드 값을 온도정보로서 출력하는 단계를 포함하며, 상기 온도 정보로서 출력하는 단계는, 예정된 주기마다 상기 디지털 코드를 피드백 입력받아 그 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류의 크기와 상기 제1전류의 크기를 비교하여 비교신호의 논리레벨을 결정하는 단계; 및 예정된 주기마다 상기 비교신호를 입력받아 그 논리레벨 값에 응답하여 상기 디지털 코드의 값을 변동하는 단계를 포함하는 반도체 장치의 온도정보 출력방법을 제공한다.
전술한 본 발명은 온도 정보 코드의 값에 대응하여 그 값이 변동하는 전류의 크기가 온도변동에 대응하여 변동하는 전류의 크기와 같아질 때까지 온도 정보 코드의 값을 적절히 조절하는 방법을 사용하여 온도 정보 코드의 값을 결정함으로써, 반도체 장치의 온도 정보를 매우 높은 정확도로 연속적인(continuos) 값을 갖는 다수의 비트로 이루어진 디지털 코드로 나타낼 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력장치를 도시한 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력장치는, 온도 상승에 대응하여 포지티브(positive) 특성을 갖는 제1전류(POT_I1), 온도 상승에 대응하여 네거티브(negative) 특성을 가지며 설정된 최저 임계 온도(LOW_CRITICAL_T)에서 상기 제1전류(POT_I1)와 동일한 크기를 갖는 제2전류(NET_I2), 및 온도 상승에 대응하여 네거티브(negative) 특성을 가지며 설정된 최고 임계 온도(HIGH_CRITICAL_T)에서 제1전류(POT_I1)와 동일한 크기를 갖는 제3전류(NET_I3) - 제2전류(NET_I2)보다 예정된 크기만큼 큼 - 를 생성하기 위한 전류 생성부(100)와, 제1전류(POT_I1)의 크기에 대응하는 디지털 코드(THERMAL_DCODE) 값을 온도 정보로서 출력하기 위한 아날로그-디지털 변환부(120)를 구비한다. 이때, 아날로그-디지털 변환부(120)는, 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기와 제1전류(POT_I1)의 크기를 비교하고, 비교결과에 응답하여 디지털 코드(THERMAL_DCODE)의 값을 변동한다.
여기서, 아날로그-디지털 변환부(120)는, 예정된 주기마다 디지털 코드(THERMAL_CODE<0:3>)를 피드백(feedback) 입력받아 그 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I2)를 합한 전류(NET_I2+I3)의 크기와 제1전류(POT_I1)의 크기를 비교하여 비교신호(ICOMP_SIG)의 논리레벨을 결정하기 위한 전류량 비교부(122), 및 예정된 주기마다 비교신호(ICOMP_SIG)를 입력받아 그 논리레벨 값에 응답하여 디지털 코드(THERMAL_CODE<0:3>)의 값을 변동하기 위한 코드 변동부(124)를 구비한다.
도 2는 도 1에 도시된 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력장치의 구성요소 중 아날로그-디지털 변환부에 구비된 전류 생성부를 상세히 도시한 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력장치의 구성요소 중 아날로그-디지털 변환부(120)에 구비된 전류 생성부(100)는, 제1바이폴라 트랜지스터(BJT1)의 제1이미터 전류(IBE1)가 설정된 저항값을 갖는 제1저항(R1)으로 소싱(sourcing)되도록 하고, 제1저항(R1)에서 제2바이폴라 트랜지스터(BJT2)의 제2이미터 전류(IBE2) - 제1이미터 전류(IBE1)보다 예정된 배수 큼 - 가 싱킹(sinking)되도록 하여 제1전류(POT_I1)를 생성하는 제1전류 생성부(102)와, 제1전류 생성부(102)에 캐스캐이드(cascade) 접속됨으로써 제2바이폴라 트랜지스터(BJT2)의 제2이미터 전류(IBE2)가 설정된 저항값을 갖는 제2저항(R2)으로 공급되 도록 하여 제2전류(NET_I2)를 생성하는 제2전류 생성부(104)와, 제1전류(POT_I1)에 K배수의 크기를 갖는 전류(K*POT_I1)와 제2전류(NET_I2)에 M배수의 크기를 갖는 전류(M*NET_I2)를 결합하여 온도 변동과 상관없이 예정된 크기를 갖는 기준전류(CONST_I)를 생성하고, 제2전류(NET_I2)에 기준전류(CONST_I)를 결합하여 제3전류(NET_I3)를 생성하기 위한 제3전류 생성부(106)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력장치의 구성요소 중 전류 생성부(100)의 동작을 설명하면 다음과 같다.
먼저, 제1전류 생성부(102)에서 제1이미터 전류(IBE1)와 제2이미터 전류(IBE2)는 모두 온도의 변동에 대응하여 네거티브(negative) 특성을 갖는다. 하지만, 제2이미터 전류(IBE2)를 생성하게 되는 제2바이폴라 트랜지스터(BJT2)의 사이즈는 제1이미터 전류(IBE1)를 생성하게 되는 제1바이폴라 트랜지스터(BJT1)의 사이즈보다 N배 - 보통 N은 10에서 100 사이의 값을 가지며 그 이하나 그 이상도 가능함 - 더 큰 상태가 되므로, 온도의 변동에 대응하는 제2이미터 전류(IBE2)의 네거티브 변동폭은 제1이미터 전류(IBE1)의 네거티브 변동폭보다 N배 더 큰 상태가 된다.
즉, 특정 온도에서 제1이미터 전류(IBE1)와 제2이미터 전류(IBE2) 같은 변동폭을 갖는 상태라고 가정하였을 때, 온도가 상승하는 것에 대응하여 제2이미터 전류(IBE2)의 변동폭은 제1이미터 전류(IBE1)의 변동폭보다 것보다 더 큰 폭의 변동폭이 된다.
따라서, 온도가 상승하면 상승할수록 제1이미터 전류(IBE1)의 변동폭과 제2 이미터 전류(IBE2)의 변동폭은 점점 더 많이 차이나게 되고, 이러한 특성을 이용하여 제1전류(POT_I1)가 생성된다.
즉, 제1전류 생성부(102)에서와 같이 제1저항(R1)을 기준으로 제1이미터 전류(IBE1)가 소싱(sourcing)되고 제2이미터 전류(IBE2)가 싱킹(sinking)되는 상태가 되면, 전원전압(VDD)단에서 제1저항(R1)으로 제공되는 제1전류(POT_I1)는 온도가 상승하면 상승할수록 그 크기가 커지게 된다.
참고로, 온도의 상승에 대응하여 제1전류(POT_I1)의 크기가 상승하는 폭은 제2바이폴라 트랜지스터(BJT2)의 사이즈가 제1바이폴라 트랜지스터(BJT1)의 사이즈보다 몇 배 더 큰 값 - N값 - 을 갖느냐에 따라 조절가능하다.
그리고, 제2전류 생성부(104)는, 제1전류 생성부(102)에 캐스캐이드(cascade) 접속됨으로써, 제2바이폴라 트랜지스터(BJT2)에서 생성되는 제2이미터 전류(IBE2)가 전류미러링(current mirroring) 형태로 제2저항(R2)에 공급되도록 하여 제2전류(NET_I2)를 생성한다. 이때, 제2이미터 전류(IBE2)는 상기에서 설명한 바와 같이 온도의 변동에 대응하여 네거티브(negative) 특성을 갖기 때문에, 그에 대응하여 생성되는 제2전류(NET_I2)도 온도의 변동에 대응하여 네거티브 특성을 갖는 상태가 된다.
참고로, 제2전류 생성부(104)에서는 제2저항(R2)의 저항값을 조절하는 방식을 통해 제2전류(NET_I2)의 크기를 조절할 수 있다. 즉, 제2이미터 전류(IBE2)의 크기를 제2저항(R2)의 저항값에 대응하는 비율로 조절하여 제2전류(NET_I2)의 크기를 결정할 수 있다.
따라서, 최저 임계 온도(LOW_CRITICAL_T)에서 제2전류(NET_I2)의 크기가 제1전류(POT_I1)의 크기와 동일해지도록 하는 동작은 제2전류 생성부(104)의 내부에 구비된 제2저항(R2)의 저항값을 적절히 조절해주는 방식을 통해 쉽게 달성할 수 있다. 이때, 최저 임계 온도(LOW_CRITICAL_T)는 설계 당시에 그 값이 미리 결정되어 있는 상태이다. 참고로, 보통 섭씨 0℃를 최저 임계 온도(LOW_CRITICAL_T)의 값으로 설정한다.
그리고, 제3전류 생성부(106)는, 제1전류 생성부(102)에서 생성되어 온도의 변동에 대응하여 포지티브(positive) 특성을 갖는 제1전류(POT_I1)를 K배수로 전달(K*POT_I1)받고, 제2전류 생성부(104)에서 생성되어 온도의 변동에 대응하여 네거티브(negative) 특성을 갖는 제2전류(NET_I2)를 M배수로 전달(M*NET_I2)받아 결합함으로써 온도의 변동과 상관없이 항상 설정된 크기를 갖는 기준전류(CONST_I)를 생성하기 위한 기준전류 생성부(1062), 및 제2전류 생성부(104)에서 생성되어 온도의 변동에 대응하여 네거티브(negative) 특성을 갖는 제2전류(NET_I2)와 온도의 변동과 상관없이 항상 설정된 크기를 갖는 기준전류(CONST_I)를 결합하여 온도의 변동에 대응하여 네거티브(negative) 특성을 갖되 제2전류(NET_I2)의 크기보다 기준전류(CONST_I)의 크기만큼 더 큰 크기를 갖는 제3전류(NET_I3)를 생성하기 위한 제3전류 출력부(1064)를 구비한다.
여기서, 기준전류 생성부(1062)는, 온도의 변동에 대응하여 포지티브(positive) 특성을 갖는 제1전류(POT_I1)와 온도의 변동에 대응하여 네거티브(negative) 특성을 갖는 제2전류(NET_I2)를 결합하여 온도의 변동과 상관없이 설 정된 크기를 갖는 기준전류(CONST_I)를 생성하게 되는데, 이것이 가능한 이유는, 온도의 상승에 대응하여 제1전류(POT_I1)의 크기가 상승하는 현상이 발생함과 동시에 제2전류(NET_I2)의 크기가 하강하는 현상이 발생함으로 인해 그 상승폭과 그 하강폭이 서로 상쇄되어 버리기 때문이다.
이때, 온도의 상승에 대응하여 제1전류(POT_I1)의 크기가 상승하는 폭과 온도의 상승에 대응하여 제2전류(NET_I2)의 크기가 하강하는 폭이 정확히 일치해야 기준전류(CONST_I)의 크기가 온도의 변동과 상관없이 항상 설정된 크기로 고정되도록 할 수 있다. 즉, 온도의 상승에 대응하여 제1전류(POT_I1)의 크기가 상승하는 폭을 결정하는 K배수의 값과 온도의 상승에 대응하여 제2전류(NET_I2)의 크기가 하강하는 폭을 결정하는 M배수의 값을 적절하게 조절하는 제어를 통해 기준전류(CONST_I)의 크기가 온도의 변동과 상관없이 항상 설정된 크기로 고정되도록 할 수 있다.
그리고, 제3전류(NET_I3)의 크기는 제2전류(NET_I2)의 크기에 기준전류(CONST_I)의 크기를 더한 상태가 되기 때문에, 최고 임계 온도(HIGH_CRITICAL_T)에서 제3전류(NET_I3)의 크기가 제1전류(POT_I1)의 크기와 동일해지도록 하기 위해서 기준전류(CONST_I)의 크기를 적절히 조절해주는 방법을 사용하게 된다.
즉, 온도의 상승에 대응하여 제1전류(POT_I1)의 크기가 상승하는 폭을 결정하는 K배수의 값과 온도의 상승에 대응하여 제2전류(NET_I2)의 크기가 하강하는 폭을 결정하는 M배수의 값을 적절하게 조절하되, K배수의 값과 M배수의 값을 모두 보다 크게 조절하여 기준전류(CONST_I)의 크기를 더 크게 만든다던가 K배수의 값과 M 배수의 값을 모두 보다 작게 조절하여 기준전류(CONST_I)의 크기를 더 작게 만드는 방법을 사용함으로써, 최고 임계 온도(HIGH_CRITICAL_T)에서 제3전류(NET_I3)의 크기가 제1전류(POT_I1)의 크기와 동일해지도록 하게 된다.
이때, 최고 임계 온도(HIGH_CRITICAL_T)는 설계 당시에 그 값이 미리 결정되어 있는 상태이다. 참고로, 보통 섭씨 100℃를 최고 임계 온도(HIGH_CRITICAL_T)의 값으로 설정한다.
도 3은 도 1에 도시된 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력회로의 구성요소 중 아날로그-디지털 변환부에 포함된 전류량 비교부를 상세히 도시한 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력회로의 구성요소 중 아날로그-디지털 변환부(120)에 포함된 전류량 비교부(122)는, 도시된 도면처럼 (a)와 (b)의 두 가지 경우의 실시예로 나뉘어질 수 있다는 것을 알 수 있다.
먼저, (a)의 경우를 살펴보면, 전류량 비교부(122a)는, 전원전압(VDD)단에서 제1비교대상노드(COMP_OBJECT_NODE1)로 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)를 소싱(sourcing)시키고, 제1비교대상노드(COMP_OBJECT_NODE1)에서 접지전압(VSS)단으로 제1전류(POT_I1)를 싱킹(sinking)시키기 위한 제1전류패스(1222a)와, 전원전압(VDD)단에서 제2비교대상노드(COMP_OBJECT_NODE2)로 제1전류(POT_I1)를 소싱시 키고, 제2비교대상노드(COMP_OBJECT_NODE2)에서 접지전압(VSS)단으로 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)를 싱킹시키기 위한 제2전류패스(1224a), 및 예정된 주기마다 제1비교대상노드(COMP_OBJECT_NODE1)의 전압레벨과 제2비교대상노드(COMP_OBJECT_NODE2)의 전압레벨을 비교하여 비교신호(ICOMP_SIG)의 논리레벨을 결정하기 위한 논리레벨 결정부(1226a)를 구비한다.
여기서, 제1전류패스(1222a)는, 전원전압(VDD)단에서 제1비교대상노드(COMP_OBJECT_NODE1)로 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)가 소싱되고, 제1비교대상노드(COMP_OBJECT_NODE1)에서 접지전압(VSS)단으로는 제1전류(POT_I1)가 싱킹되는 상태가 되므로, 제1전류(POT_I1)의 크기보다 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기가 더 큰 경우에는 제1비교대상노드(COMP_OBJECT_NODE1)의 전압레벨이 상승하고, 제1전류(POT_I1)의 크기보다 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기가 더 작은 경우에는 제1비교대상노드(COMP_OBJECT_NODE1)의 전압레벨이 하강하는 상태가 된다.
이때, 제1비교대상노드(COMP_OBJECT_NODE1)의 전압레벨이 상승하거나 하강하는 폭은 제1전류(POT_I1)의 크기와 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크 기차이에 대응하여 결정될 것이다.
또한, 제2전류패스(1224a)는, 전원전압(VDD)단에서 제2비교대상노드(COMP_OBJECT_NODE2)로 제1전류(POT_I1)가 소싱되고, 제1비교대상노드(COMP_OBJECT_NODE1)에서 접지전압(VSS)단으로는 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)가 싱킹되는 상태가 되므로, 제1전류(POT_I1)의 크기보다 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기가 더 큰 경우에는 제2비교대상노드(COMP_OBJECT_NODE2)의 전압레벨이 하강하고, 제1전류(POT_I1)의 크기보다 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기가 더 작은 경우에는 제2비교대상노드(COMP_OBJECT_NODE2)의 전압레벨이 상승하는 상태가 된다.
이때, 제2비교대상노드(COMP_OBJECT_NODE2)의 전압레벨이 상승하거나 하강하는 폭은 제1전류(POT_I1)의 크기와 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기차이에 대응하여 결정될 것이다.
이렇게, 제1전류패스(1222a)에 의해 그 전압레벨이 결정되는 제1비교대상노드(COMP_OBJECT_NODE1)와 제2전류패스(1224a)에 의해 그 전압레벨이 결정되는 제2비교대상노드(COMP_OBJECT_NODE2)는, 제1전류(POT_I1)의 크기와 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전 류(NET_I3)를 합한 전류(NET_I2+I3)의 크기차이에 대응하여 서로 반대되는 방향으로 그 전압레벨이 변동한다.
따라서, 논리레벨 결정부(1226a)에서는 제1비교대상노드(COMP_OBJECT_NODE1)의 전압레벨과 제2비교대상노드(COMP_OBJECT_NODE2)의 전압레벨을 비교하는 간단한 동작을 통해서 비교신호(ICOMP_SIG)의 논리레벨을 결정함으로써, 제1전류(POT_I1)의 크기와 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기 중 어떤 전류가 더 큰값을 갖는지를 높은 정확도로 손쉽게 알 수 있다.
예컨대, 제1비교대상노드(COMP_OBJECT_NODE1)의 전압레벨이 하강하는 형태가 되고, 제2비교대상노드(COMP_OBJECT_NODE2)의 전압레벨이 상승하는 형태가 되어, 제1비교대상노드(COMP_OBJECT_NODE1)의 전압레벨보다 제2비교대상노드(COMP_OBJECT_NODE2)의 전압레벨이 높아지는 상태가 되면, 제1전류(POT_I1)의 크기가 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기보다 더 큰 상태라는 것을 알 수 있으며, 그 결과에 대응하는 비교신호(ICOMP_SIG)의 논리레벨은 로직'로우'(Low)가 된다.
즉, 전원전압(VDD)단에서 제1비교대상노드(COMP_OBJECT_NODE1)로 소싱되는 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기가 제1비교대상노드(COMP_OBJECT_NODE1)에서 접지전압(VSS)단으로 싱킹되는 제1전류(POT_I1)의 크기 보다 더 작은 상태이기 때문에 제1비교대상노드(COMP_OBJECT_NODE1)의 전압레벨이 하강하는 상태가 될 수 있다.
마찬가지로, 전원전압(VDD)단에서 제2비교대상노드(COMP_OBJECT_NODE2)로 소싱되는 제1전류(POT_I1)의 크기가 제2비교대상노드(COMP_OBJECT_NODE2)에서 접지전압(VSS)단으로 싱킹되는 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기보다 더 큰 상태이기 때문에 제2비교대상노드(COMP_OBJECT_NODE2)의 전압레벨이 상승하는 상태가 될 수 있다.
반대로, 제1비교대상노드(COMP_OBJECT_NODE1)의 전압레벨이 상승하는 형태가 되고, 제2비교대상노드(COMP_OBJECT_NODE2)의 전압레벨이 하강하는 형태가 되어, 제1비교대상노드(COMP_OBJECT_NODE1)의 전압레벨보다 제2비교대상노드(COMP_OSBJECT_NODE2)의 전압레벨이 낮아지는 상태가 되면, 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기가 제1전류(POT_I1)의 크기보다 더 큰 상태라는 것을 알 수 있으며, 그 결과에 대응하는 비교신호(ICOMP_SIG)의 논리레벨은 로직'하이'(High)가 된다.
즉, 전원전압(VDD)단에서 제1비교대상노드(COMP_OBJECT_NODE1)로 소싱되는 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기가 제1비교대상노드(COMP_OBJECT_NODE1)에서 접지전압(VSS)단으로 싱킹되는 제1전류(POT_I1)의 크기 보다 더 큰 상태이기 때문에 제1비교대상노드(COMP_OBJECT_NODE1)의 전압레벨이 상승하는 상태가 될 수 있다.
마찬가지로, 전원전압(VDD)단에서 제2비교대상노드(COMP_OBJECT_NODE2)로 소싱되는 제1전류(POT_I1)의 크기가 제2비교대상노드(COMP_OBJECT_NODE2)에서 접지전압(VSS)단으로 싱킹되는 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기보다 더 작은 상태이기 때문에 제2비교대상노드(COMP_OBJECT_NODE2)의 전압레벨이 하강하는 상태가 될 수 있다.
그리고, (b)의 경우를 살펴보면, 전류량 비교부(122b)는, 전원전압(VDD)단에서 비교대상노드(COMP_OBJECT_NODE)로 제1전류(POT_I1)를 소싱시키고, 비교대상노드(COMP_OBJECT_NODE)에서 접지전압(VSS)단으로 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)를 싱킹시키기 위한 비교전류패스(1222b), 및 설정된 논리결정레벨(LOGIC_LV)을 기준으로 예정된 주기마다 비교대상노드(COMP_OBJECT_NODE)의 전압레벨을 검출하여 비교신호(ICOMP_SIG)의 논리레벨을 결정하기 위한 논리레벨 결정부(1226b)를 구비한다.
여기서, 비교전류패스(1222b)는, 전원전압(VDD)단에서 비교대상노드(COMP_OBJECT_NODE)로 제1전류(POT_I1)가 소싱되고, 비교대상노드(COMP_OBJECT_NODE)에서 접지전압(VSS)단으로는 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3) 를 합한 전류(NET_I2+I3)가 싱킹되는 형태가 되므로, 제1전류(POT_I1)의 크기보다 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기가 더 큰 경우에는 비교대상노드(COMP_OBJECT_NODE)의 전압레벨이 하강하고, 제1전류(POT_I1)의 크기보다 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기가 더 작은 경우에는 비교대상노드(COMP_OBJECT_NODE)의 전압레벨이 상승하는 상태가 된다.
이때, 비교대상노드(COMP_OBJECT_NODE)의 전압레벨이 상승하거나 하강하는 폭은 제1전류(POT_I1)의 크기와 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기차이에 대응하여 결정될 것이다.
그리고, 논리결정레벨(LOGIC_LV)은, 설계하는 과정에서 미리 결정되는 전압레벨로서, 비교대상노드(COMP_OBJECT_NODE)의 전압레벨을 통해 비교신호(ICOMP_SIG)의 논리레벨을 판단하는데 있어서 기준으로 사용되는 값이다.
따라서, 비교대상노드(COMP_OBJECT_NODE)의 전압레벨이 논리결정레벨(LOGIC_LV)보다 낮은 상태가 되면, 제1전류(POT_I1)의 크기가 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기보다 더 작은 상태라는 것을 알 수 있으며, 그 결과에 대응하는 비교신호(ICOMP_SIG)의 논리레벨은 로직'하이'(High)가 된다.
즉, 전원전압(VDD)단에서 비교대상노드(COMP_OBJECT_NODE)로 소싱되는 제1전류(POT_I1)의 크기가 비교대상노드(COMP_OBJECT_NODE)에서 접지전압(VSS)단으로 싱킹되는 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기보다 더 작은 상태이기 때문에 비교대상노드(COMP_OBJECT_NODE)의 전압레벨이 하강하는 상태가 되므로, 비교대상노드(COMP_OBJECT_NODE)의 전압레벨이 논리결정레벨(LOGOC_LV)보다 낮아지게 된다.
반대로, 비교대상노드(COMP_OBJECT_NODE)의 전압레벨이 논리결정레벨(LOGIC_LV)보다 높은 상태가 되면, 제1전류(POT_I1)의 크기가 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기보다 더 큰 상태라는 것을 알 수 있으며, 그 결과에 대응하는 비교신호(ICOMP_SIG)의 논리레벨은 로직'로우'(Low)가 된다.
즉, 전원전압(VDD)단에서 비교대상노드(COMP_OBJECT_NODE)로 소싱되는 제1전류(POT_I1)의 크기가 비교대상노드(COMP_OBJECT_NODE)에서 접지전압(VSS)단으로 싱킹되는 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기보다 더 큰 상태이기 때문에 비교대상노드(COMP_OBJECT_NODE)의 전압레벨이 상승하는 상태가 되므로, 비교대상노드(COMP_OBJECT_NODE)의 전압레벨이 논리결정레벨(LOGOC_LV)보다 높아지게 된다.
이렇게, 논리레벨 결정부(1226b)에서는 논리결정레벨(LOGIC_LV)를 기준으로 비교대상노드(COMP_OBJECT_NODE)의 전압레벨을 검출하는 간단한 동작을 통해서 비교신호(ICOMP_SIG)의 논리레벨을 결정함으로써, 제1전류(POT_I1)의 크기와 피드백된 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 합한 전류(NET_I2+I3)의 크기 중 어떤 전류가 더 큰 값을 갖는지를 높은 정확도로 손쉽게 알 수 있다.
전술한 바와 같이 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력장치의 구성요소 중 아날로그-디지털 변환부(120)에 구비된 전류량 비교부(122)는, 온도의 변동에 따라 미세하게 변화하는 전류량의 크기를 직접적으로 비교하여 비교신호(ICOMP_SIG)의 논리레벨을 결정함으로써, 전압레벨을 직접적으로 비교하는 방식보다 높은 정확도를 갖는 상태로 비교신호(ICOMP_SIG)의 논리레벨을 결정하는 것이 가능하다.
도 4은 도 1에 도시된 본 발명의 실시예에 반도체 장치의 온도 정보 출력장치의 구성요소 중 아날로그-디지털 변환부에 구비된 코드 변동부를 상세히 도시한 회로도이다.
도 4을 참조하면, 본 발명의 실시예에 반도체 장치의 온도 정보 출력장치의 구성요소 중 아날로그-디지털 변환부(120)에 구비된 코드 변동부(124)는, 초기화 제어신호(START_CON)에 응답하여 초기화되고, 다수의 동작제어신호(START_DLY_CON<0:3>) 및 비교신호(ICOMP_SIG)에 응답하여 디지털 코 드(THERMAL_CODE<0:3>)의 각각의 비트 값을 결정하는 다수의 비트 레지스터(1242)와, 클록신호(CLK)에 대응하는 주기마다 비교신호(ICOMP_SIG)를 입력받기 위한 비교신호 입력부(1244), 및 클록신호(CLK)에 대응하는 주기마다 시작신호(START)가 토글링하는 것에 응답하여 초기화 제어신호(START_CON)와 다수의 동작제어신호(START_DLY_CON<0:3>)를 설정된 순서대로 토글링시키기 위한 레지스터 동작 제어부(1246)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 반도체 장치의 온도 정보 출력장치의 구성요소 중 아날로그-디지털 변환부(120)에 구비된 코드 변동부(124)의 동작을 설명하면 다음과 같다.
먼저, 코드 변동부(124)의 전체 동작을 간단히 정의하면 시작신호(START)가 토글링(toggling)하는 것에 응답하여 디지털 코드(TERMAL_CODE<0:3>)의 값을 설정된 초기값으로 변동시킨 후, 클록(CLK)에 대응하는 예정된 주기마다 비교신호(ICOMP_SIG)에 응답하여 디지털 코드(THERMAL_CODE<0:3>)의 값을 변동시키는 동작을 수행한다.
이때, 디지털 코드(THERMAL_CODE<0:3>)의 값을 변동시키는 방식은 여러 가지가 있는데, 도 4에 도시된 본 발명의 실시예에 따른 코드 변동부(124)의 상세회로는 SAR(Successive Approximation Register) 방식으로 디지털 코드(THERMAL_CODE<0:3>)의 값을 변동시키기 위한 것이다.
그럼, 코드 변동부(124)의 각 구성요소 별로 그 동작을 설명하면 다음과 같다.
먼저, 다수의 비트 레지스터(1242) 각각은, 리셋 입력단(RESET_IN)을 통해 입력되는 초기화 제어신호(START_CON)의 토글링(toggling)에 응답하여 출력되는 디지털 코드(THERMAL_CODE<0:3>)의 각각의 비트를 초기화시키고, 동작구간 제어 입력단(FIR_MVSTC_IN<0:3>, SEC_MVSTC_IN<0:3>)을 통해 입력되는 각각의 동작제어신호(START_DLY_CON<0:3>)가 활성화된 상태에서 비교신호 입력단(ICOMP_SIG_IN)을 통해 입력되는 비교신호(ICOMP_SIG)에 응답하여 출력되는 디지털 코드(THERMAL_CODE<0:3>)의 각각의 비트 값을 결정한다.
즉, 다수의 비트 레지스터(1242) 각각은, 디지털 코드(THERMAL_CODE<0:3>)를 직접적으로 출력하는 구성요소로서, 초기화 제어신호(START_CON)가 토글링하는 것에 응답하여 디지털 코드(THERMAL_CODE<0:3>)의 값을 설정된 초기 값으로 초기화시키는 동작과, 동작제어신호(START_DLY_CON<0:3>) 및 비교신호(ICOMP_SIG)에 응답하여 디지털 코드(THERMAL_CODE<0:3>)의 값을 각각 결정하는 동작을 수행한다.
그 중, 설정된 초기 값으로 초기화시키는 동작은, 초기화 제어신호(START_CON)가 로직'로우'(Low)로 비활성화된 상태에서 로직'하이'(High)로 활성화되어 활성화상태를 유지하는 동안에 디지털 코드(THERMAL_CODE<0:3>)의 값을 설정된 초기값이 되도록 하는 동작이다.
참고로, 도 4에 도시된 회로에서 디지털 코드(THERMAL_CODE<0:3>)의 설정된 초기 값은 '1 0 0 0'이다. 즉, 다수의 비트 레지스터(1242) 중 최상위 비트를 표시하기 위한 비트 레지스터(1242a)는 초기화 제어신호(START_CON)가 리셋 입력단(RESET_IN) 대신 동작구간 제어 입력단(FIR_MVSTC_IN<0:3>, SEC_MVSTC_IN<0:3>) 으로 입력되고, 나머지 비트 레지스터(1242a)는 초기화 제어신호(START_CON)가 리셋 입력단(RESET_IN)으로 입력되는 것을 알 수 있는데, 이는, 다수의 비트 레지스터(1242)에 의해 설정되는 초기값인 '1 0 0 0'을 출력하기 위한 설계상의 방편일 뿐이며, 설정되는 초기값이 다를 경우 그 설계도 바뀔 수 있다.
그리고, 동작제어신호(START_DLY_CON<0:3>) 및 비교신호(ICOMP_SIG)에 응답하여 디지털 코드(THERMAL_CODE<0:3>)의 각각의 비트 값을 결정하는 동작은, 동작제어신호(START_DLY_CON<0:3>)가 활성화된 상태에서 인가되는 비교신호(ICOMP_SIG)가 활성화상태인지 아니면 비활성화상태인지에 따라 디지털 코드(THERMAL_CODE<0:3>)의 각각의 비트 값을 결정하는 동작이다.
이때, 동작제어신호(START_DLY_CON<0:3>)가 활성화된 상태가 된다는 것은, 다수의 비트 레지스터(1242) 중 동작할 비트 레지스터가 선택된다는 것을 의미한다. 즉, 다수의 비트 레지스터(1242)에서 SAR(Successive Approximation Register) 방식으로 디지털 코드(THERMAL_CODE<0:3>)의 값을 변경한다면, 다수의 비트 레지스터(1242) 중 최상위 비트에 해당하는 비트 레지스터에서 출력되는 디지털 코드의 값부터 최하위 비트에 해당하는 비트 레지스터에서 출력되는 디지털 코드의 값까지 순차적으로 변경하는 동작이 이루어져야 하는데, 본 발명에서는 동작제어신호(START_DLY_CON<0:3>)를 순차적으로 활성화시키는 동작을 통해 이러한 동작을 수행할 수 있도록 한다.
따라서, 동작제어신호(START_DLY_CON<0:3>) 및 비교신호(ICOMP_SIG)에 응답하여 디지털 코드(THERMAL_CODE<0:3>)의 각각의 비트 값을 결정하는 동작은, 다수 의 비트 레지스터(1242) 중 동작제어신호(START_DLY_CON<0:3>)가 로직'하이'(High)로 활성화되어 입력되는 비트 레지스터가 비교신호(ICOMP_SIG)에 응답하여 디지털 코드(THERMAL_CODE<0:3>)의 각각의 비트 값을 결정하는 동작을 수행하게 되며, 이때, 비교신호(ICOMP_SIG)가 로직'하이'(High)로 인가되면 디지털 코드(THERMAL_CODE<0:3>)의 각각의 비트 값이 '1'이 되도록 하고, 비교신호(ICOMP_SIG)가 로직'로우'(Low)로 인가되면 디지털 코드(THERMAL_CODE<0:3>)의 각각의 비트 값이 '0'이 되도록 한다.
참고로, 도 4에 도시된 도면에서는 다수의 비트 레지스터(1242) 각각은, 동작제어신호(START_DLY_CON<0:3>)를 입력받기 위한 동작구간 제어 입력단(FIR_MVSTC_IN<0:3>, SEC_MVSTC_IN<0:3>)이 두 개로 나뉘어져 있는 것을 알 수 있는데, 이는, 다수의 비트 레지스터(1242) 각각에서 출력되는 디지털 코드(THERMAL_CODE<0:3>)의 결과가 인접한 비트 레지스터의 동작에 전혀 영향을 미치지 않는 상태로 설계되어있기 때문에 다수의 비트 레지스터(1242) 중 인접한 두 개의 비트 레지스터를 동시에 제어하기 위한 설계상의 특징일 뿐이며, 그 역할은 동일하다.
그리고, 레지스터 동작 제어부(1246)는, 시작신호(START)가 토글링하는 것에 응답하여 클록신호(CLK)에 대응하는 시점에서 초기화 제어신호(START_CON)를 토글링시키고, 초기화 제어신호(START_CON)가 토글링하는 것에 응답하여 클록신호(CLK)에 대응하는 주기마다 다수의 동작제어신호(START_DLY_CON<0:3>)를 설정된 순서대로 토글링시키는 동작을 수행한다.
즉, 레지스터 동작 제어부(1246)는, 시작신호(START)가 토글링 된 이후에 다수의 비트 레지스터(1242)의 동작을 설정된 순서대로 제어하기 위해 클록신호(CLK)의 토글링에 응답하여 초기화 제어신호(START_CON) 및 다수의 동작제어신호(START_DLY_CON<0:3>)를 설정된 순서대로 토글링 시키는 동작을 수행한다.
도 5는 도 1에 도시된 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력장치의 동작을 도시한 그래프이다.
도 5를 참조하면, 반도체 장치가 현재 동작하는 온도는 23℃인 것으로 가정되어 있고, 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력장치는 초기값으로 주어진 '1 0 0 0'이라는 디지털 코드(THERMAL_CODE<0:3>)의 값으로부터 반도체 장치의 현재 동작온도에 대응하는 디지털 코드(THERMAL_CODE<0:3>)를 찾아내는 방법이 도시되어 있는 것을 알 수 있다.
이때, 디지털 코드(THERMAL_CODE<0:3>)가 '0 0 0 0'에 대응하는 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기를 표시한 그래프는, 온도의 변동에 대응하여 변동하는 제2전류(NET_I2)의 크기만을 표시한 그래프와 동일한 그래프라는 것을 알 수 있으며, 때문에, 반도체 장치의 온도가 0℃인 지점에서 제1전류(POT_I1)의 크기에 일치하는 상태가 되는 것을 알 수 있다.
또한, 디지털 코드(THERMAL_CODE<0:3>)가 '1 1 1 1'에 대응하는 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전 류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기를 표시한 그래프는, 온도의 변동에 대응하여 변동하는 제3전류(NET_I3)의 크기만을 표시한 그래프와 동일한 그래프라는 것을 알 수 있으며, 때문에, 반도체 장치의 온도가 100℃인 지점에서 제1전류(POT_I1)의 크기에 일치하는 상태가 되는 것을 알 수 있다.
즉, 본원발명에 따른 반도체 장치의 온도 정보 출력장치는 반도체 장치의 온도가 최저 임계 온도인 0℃ 에서 최고 임계 온도인 100℃ 사이에 위치해 있을 때, 그 온도를 디지털 코드(THERMAL_CODE<0:3>)로서 변환하여 출력할 수 있는 것을 알 수 있다.
참고로, 본원발명에 따른 반도체 장치의 온도 정보 출력장치에서 측정가능한 최저 임계 온도와 최고 임계 온도는 설계 당시에 결정되는 값이며, 설계자에 의해 얼마든지 변경 가능한 값이다.
도 5를 참조하면, 디지털 코드(THERMAL_CODE<0:3>)의 초기값은 '1 0 0 0'이며, 그에 대응하는 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기를 표시한 그래프(①)는 반도체 장치의 온도가 23℃인 지점에서 제1전류(POT_I1)보다 훨씬 큰 값을 갖는 것을 알 수 있다.
또한, 디지털 코드(THERMAL_CODE<0:3>)의 초기값은 '1 0 0 0'일 때, 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기는 <수학식 1>과 같은 것을 알 수 있다.
Figure 112009030314509-pat00001
이때, <수학식 1>의 공식은 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력회로의 구성요소 중 아날로그-디지털 변환부(120)에 포함된 전류량 비교부(122)를 참조하면 쉽게 알 수 있다.
이렇게, 디지털 코드(THERMAL_CODE<0:3>)가 '1 0 0 0'일 때, 그에 대응하는 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기를 표시한 그래프(①)는 반도체 장치의 온도가 23℃인 지점에서 제1전류(POT_I1)보다 큰 값을 가지므로, 도 3에 도시된 전류량 비교부(122)에서 출력되는 비교신호(ICOMP_SIG)는 로직'로우'(Low)로 비활성화된 상태가 되며, 그에 따라, 도 4에 도시된 코드 변동부(124)에서는 디지털 코드(THERMAL_CODE<0:3>)를 '1 0 0 0'에서 '0 1 0 0'으로 변동시킨다.
그 후, 디지털 코드(THERMAL_CODE<0:3>)가 '0 1 0 0'일 때, 그에 대응하는 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기를 표시한 그래프(②)도 여전히 반도체 장치의 온도가 23℃인 지점에서 제1전류(POT_I1)보다 큰 값을 갖는 것을 알 수 있다.
또한, 디지털 코드(THERMAL_CODE<0:3>)이 '0 1 0 0'일 때, 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기는 <수학식 2>과 같은 것을 알 수 있다.
Figure 112009030314509-pat00002
이때, <수학식 2>의 공식은 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력회로의 구성요소 중 아날로그-디지털 변환부(120)에 포함된 전류량 비교부(122)를 참조하면 쉽게 알 수 있다.
이렇게, 디지털 코드(THERMAL_CODE<0:3>)가 '0 1 0 0'일 때, 그에 대응하는 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기를 표시한 그래프(②)는 여전히 반도체 장치의 온도가 23℃인 지점에서 제1전류(POT_I1)보다 큰 값을 가지므로, 도 3에 도시된 전류량 비교부(122)에서 출력되는 비교신호(ICOMP_SIG)도 여전히 로직'로우'(Low)로 비활성화된 상태가 되며, 그에 따라, 도 4에 도시된 코드 변동부(124)에서는 디지털 코드(THERMAL_CODE<0:3>)를 '0 1 0 0'에서 '0 0 1 0'으로 변동시킨다.
그 후, 디지털 코드(THERMAL_CODE<0:3>)가 '0 0 1 0'일 때, 그에 대응하는 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기를 표시한 그래프(③)는 반도체 장치의 온도가 23℃인 지점에서 제1전류(POT_I1)보다 작은 값을 갖는 것을 알 수 있다.
또한, 디지털 코드(THERMAL_CODE<0:3>)이 '0 0 1 0'일 때, 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기는 <수학식 3>과 같은 것을 알 수 있다.
Figure 112009030314509-pat00003
이때, <수학식 3>의 공식은 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력회로의 구성요소 중 아날로그-디지털 변환부(120)에 포함된 전류량 비교부(122)를 참조하면 쉽게 알 수 있다.
이렇게, 디지털 코드(THERMAL_CODE<0:3>)가 '0 0 1 0'일 때, 그에 대응하는 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기를 표시한 그래프 (③)가 반도체 장치의 온도가 23℃인 지점에서 제1전류(POT_I1)보다 작은 값을 가지므로, 도 3에 도시된 전류량 비교부(122)에서 출력되는 비교신호(ICOMP_SIG)는 로직'하이'(High)로 활성화된 상태가 되며, 그에 따라, 도 4에 도시된 코드 변동부(124)에서는 디지털 코드(THERMAL_CODE<0:3>)를 '0 0 1 0'에서 '0 0 1 1'으로 변동시킨다.
이와 같이, 디지털 코드(THERMAL_CODE<0:3>)가 '0 0 1 1'이 되면, 그에 대응하는 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기를 표시한 그래프(④)는 반도체 장치의 온도가 23℃인 지점에서 제1전류(POT_I1)보다 약간 작은 값을 갖긴 하지만 거의 유사한 지점인 것을 알 수 있다.
또한, 디지털 코드(THERMAL_CODE<0:3>)이 '0 0 1 1'일 때, 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기는 <수학식 4>와 같은 것을 알 수 있다.
Figure 112009030314509-pat00004
이때, <수학식 4>의 공식은 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력회로의 구성요소 중 아날로그-디지털 변환부(120)에 포함된 전류량 비교부(122)를 참조하면 쉽게 알 수 있다.
이렇게, 디지털 코드(THERMAL_CODE<0:3>)가 '0 0 1 1'이 되면서, 디지털 코드(THERMAL_CODE<0:3>)의 모든 비트 값을 한 번씩 결정한 상태가 완료됨과 동시에, 디지털 코드(THERMAL_CODE<0:3>) 값에 대응하는 피드백(feedback)된 디지털 코드(THERMAL_DCODE) 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합한 전류(NET_SUM_I)의 크기를 표시한 그래프(④)가 반도체 장치의 온도가 23℃인 지점에서 제1전류(POT_I1)의 크기와 거의 유사한 상태가 되는 것을 알 수 있다.
참고로, 본 발명의 실시예에서는 디지털 코드(THERMAL_CODE<0:3>)가 4비트인 것을 기준으로 설명하였는데, 이는, 설명의 편의를 위한 것일뿐, 디지털 코드(THERMAL_CODE<0:3>)가 4비트보다 더 많은 경우나 더 적은 경우도 본 발명의 실시예에 속한다.
이때, 디지털 코드(THERMAL_CODE<0:3>)의 비트수가 많으면 많을수록 반도체 장치의 온도 정보를 좀 더 정확하게 디지털 코드(THERMAL_CODE<0:3>)를 통해 표현하는 것이 가능하다. 하지만, 디지털 코드(THERMAL_CODE<0:3>)의 비트수가 많으면 많을수록 반도체 장치의 온도 정보를 디지털 코드(THERMAL_CODE<0:3>)로서 출력하기 까지 긴 시간이 필요하다.
반면, 디지털 코드(THERMAL_CODE<0:3>)의 비트수가 적으면 적을수록 반도체 장치의 온도 정보를 좀 더 정확하게 디지털 코드(THERMAL_CODE<0:3>)를 통해 표현 하는 것이 불가능하다. 하지만, 디지털 코드(THERMAL_CODE<0:3>)의 비트수가 적으면 적을수록 반도체 장치의 온도 정보를 디지털 코드(THERMAL_CODE<0:3>)로서 출력하기 까지 짧은 시간이 필요하다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 장치의 온도 변동에 대응하여 포지티브한 특성을 갖는 제1전류(POT_I1)와, 온도의 변동에 대응하여 네거티브한 특성을 갖되 항상 설정된 크기차이를 유지하는 제2전류(NET_I2) 와 제3(NET_I3)를 생성한 후, 디지털 코드(THERMAL_CODE<0:3>)의 값에 대응하는 비율로 제2전류(NET_I2)와 제3전류(NET_I3)를 결합하여 생성된 전류(NET_I2+I3)의 크기가 제1전류(POT_I1)의 크기와 같아질 때까지 디지털 코드(THERMAL_CODE<0:3>)의 값을 적절히 변동하는 방법을 사용하여 디지털 코드(THERMAL_CODE<0:3>)의 값의 결정함으로써, 반도체 장치의 온도 정보를 매우 높은 정확도로 연속적인(continuos) 값을 갖는 다수의 비트로 이루어진 디지털 코드(THERMAL_CODE<0:3>)로 나타낼 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력장치를 도시한 블록 다이어그램.
도 2는 도 1에 도시된 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력장치의 구성요소 중 아날로그-디지털 변환부에 구비된 전류 생성부를 상세히 도시한 회로도.
도 3은 도 1에 도시된 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력회로의 구성요소 중 아날로그-디지털 변환부에 포함된 전류량 비교부를 상세히 도시한 회로도.
도 4은 도 1에 도시된 본 발명의 실시예에 반도체 장치의 온도 정보 출력장치의 구성요소 중 아날로그-디지털 변환부에 구비된 코드 변동부를 상세히 도시한 회로도.
도 5는 도 1에 도시된 본 발명의 실시예에 따른 반도체 장치의 온도 정보 출력장치의 동작을 도시한 그래프.
*도면의 주요부분에 대한 부호의 설명
100 : 전류생성부 120 : 아날로그-디지탈 변환부
122 : 전류량 비교부 124 : 코드 변동부
102 : 제1전류 생성부 104 : 제2전류 생성부
106 : 제3전류 생성부 1222 : 제1전류패스
1224 : 제2전류패스 1226 : 논리레벨 결정부
1242 : 다수의 비트 레지스터 1244 : 비교신호 입력부
1246 : 레지스터 동작 제어부

Claims (24)

  1. 온도 상승에 대응하여 포지티브 특성을 갖는 제1전류, 온도 상승에 대응하여 네거티브 특성을 가지며 설정된 최저 임계 온도에서 상기 제1전류와 동일한 크기를 갖는 제2전류, 및 온도 상승에 대응하여 네거티브 특성을 가지며 설정된 최고 임계 온도에서 상기 제1전류와 동일한 크기를 갖는 제3전류 - 상기 제2전류보다 예정된 크기만큼 큼 - 를 생성하기 위한 전류 생성부;
    상기 제1전류의 크기에 대응하는 디지털 코드 값을 온도 정보로서 출력하기 위한 아날로그-디지털 변환부를 구비하며,
    상기 아날로그-디지털 변환부는,
    피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 제3전류를 결합한 전류의 크기와 상기 제1전류의 크기를 비교하고, 비교결과에 응답하여 상기 디지털 코드의 값을 변동하는 것을 특징으로 하는 반도체 장치의 온도정보 출력회로.
  2. 제1항에 있어서,
    상기 전류 생성부는,
    제1바이폴라 트랜지스터의 제1이미터 전류가 설정된 저항값을 갖는 제1저항으로 소싱되도록 하고, 상기 제1저항에서 제2바이폴라 트랜지스터의 제2이미터 전 류 - 상기 제1이미터 전류보다 예정된 배수 큼 - 가 싱킹되도록 하여 상기 제1전류를 생성하는 제1전류 생성부;
    상기 제1전류 생성부에 캐스캐이드 접속됨으로써 제2바이폴라 트랜지스터의 제2이미터 전류가 설정된 저항값을 갖는 제2저항으로 공급되도록 하여 상기 제2전류를 생성하는 제2전류 생성부;
    상기 제1전류에 K배수의 크기를 갖는 전류와 상기 제2전류에 M배수의 크기를 갖는 전류를 결합하여 온도 변동과 상관없이 예정된 크기를 갖는 기준전류를 생성하고, 상기 제2전류에 상기 기준전류를 결합하여 상기 제3전류를 생성하기 위한 제3전류 생성부를 구비하는 것을 특징으로 하는 반도체 장치의 온도정보 출력회로.
  3. 제2항에 있어서,
    상기 제2전류 생성부는,
    상기 제2저항의 저항값을 조절함으로써 상기 최저 임계 온도에서 상기 제2전류의 크기가 상기 제1전류의 크기와 동일해질 수 있도록 하는 것을 특징으로 하는 반도체 장치의 온도정보 출력회로.
  4. 제3항에 있어서,
    상기 제3전류 생성부는,
    상기 K배수 값과 상기 M배수 값을 조절하여 상기 기준전류의 크기를 조절함으로써 상기 최고 임계 온도에서 상기 제3전류의 크기가 상기 제1전류의 크기와 동일해질 수 있도록 하는 것을 특징으로 하는 반도체 장치의 온도정보 출력회로.
  5. 제1항에 있어서,
    상기 아날로그-디지털 변환부는,
    예정된 주기마다 상기 디지털 코드를 피드백 입력받아 그 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류의 크기와 상기 제1전류의 크기를 비교하여 비교신호의 논리레벨을 결정하기 위한 전류량 비교부; 및
    예정된 주기마다 상기 비교신호를 입력받아 그 논리레벨 값에 응답하여 상기 디지털 코드의 값을 변동하기 위한 코드 변동부를 구비하는 반도체 장치의 온도정보 출력회로.
  6. 제5항에 있어서,
    상기 전류량 비교부는,
    전원전압단에서 제1비교대상노드로 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류를 소싱시키고, 상기 제1비교대상노드에서 접지전압단으로 상기 제1전류를 싱킹시키기 위한 제1전류패스;
    전원전압단에서 제2비교대상노드로 상기 제1전류를 소싱시키고, 상기 제2비교대상노드에서 접지전압단으로 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류를 싱킹시키기 위한 제2전류패스; 및
    예정된 주기마다 상기 제1비교대상노드의 전압레벨과 상기 제2비교대상노드의 전압레벨을 비교하여 상기 비교신호의 논리레벨을 결정하기 위한 논리레벨 결정부를 구비하는 반도체 장치의 온도정보 출력회로.
  7. 제5항에 있어서,
    상기 전류량 비교부는,
    전원전압단에서 비교대상노드로 상기 제1전류를 소싱시키고, 상기 비교대상노드에서 접지전압단으로 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류를 싱킹시키기 위한 비교전류패스; 및
    설정된 논리결정레벨을 기준으로 예정된 주기마다 상기 비교대상노드의 전압레벨을 검출하여 상기 비교신호의 논리레벨을 결정하기 위한 논리레벨 결정부를 구비하는 반도체 장치의 온도정보 출력회로.
  8. 제5항에 있어서,
    상기 코드 변동부는,
    시작신호에 응답하여 상기 디지털 코드의 값을 설정된 초기값으로 변동시킨 후 예정된 주기마다 상기 비교신호에 응답하여 상기 디지털 코드의 값을 변동시키는 것을 특징으로 하는 반도체 장치의 온도정보 출력회로.
  9. 제5항에 있어서,
    상기 코드 변동부는,
    초기화 제어신호에 응답하여 초기화되고, 다수의 동작제어신호 및 상기 비교신호에 응답하여 상기 디지털 코드의 각각의 비트 값을 결정하는 다수의 비트 레지스터;
    클록신호에 대응하는 주기마다 상기 비교신호를 입력받기 위한 비교신호 입력부;
    상기 클록신호에 대응하는 주기마다 시작신호가 토글링하는 것에 응답하여 상기 초기화 제어신호와 상기 다수의 동작제어신호를 설정된 순서대로 토글링시키기 위한 레지스터 동작 제어부를 구비하는 반도체 장치의 온도정보 출력회로.
  10. 제9항에 있어서,
    상기 다수의 비트 레지스터 각각은,
    리셋 입력단을 통해 입력되는 상기 초기화 제어신호의 토글링에 응답하여 출 력되는 상기 디지털 코드의 각각의 비트를 초기화시키고,
    동작구간 제어 입력단을 통해 입력되는 각각의 동작제어신호가 활성화된 상태에서 비교신호 입력단을 통해 입력되는 상기 비교신호에 응답하여 출력되는 상기 디지털 코드의 각각의 비트 값을 결정하는 것을 특징으로 하는 반도체 장치의 온도정보 출력회로.
  11. 제9항에 있어서,
    상기 레지스터 동작 제어부는,
    상기 시작신호가 토글링하는 것에 응답하여 상기 클록신호에 대응하는 시점에서 상기 초기화 제어신호를 토글링시키고,
    상기 초기화 제어신호가 토글링하는 것에 응답하여 상기 클록신호에 대응하는 주기마다 상기 다수의 동작제어신호를 설정된 순서대로 토글링시키는 것을 특징으로 하는 반도체 장치의 온도정보 출력회로.
  12. 온도 상승에 대응하여 포지티브 특성을 갖는 제1전류, 온도 상승에 대응하여 네거티브 특성을 가지며 설정된 최저 임계 온도에서 상기 제1전류와 동일한 크기를 갖는 제2전류, 및 온도 상승에 대응하여 네거티브 특성을 가지며 설정된 최고 임계 온도에서 상기 제1전류와 동일한 크기를 갖는 제3전류 - 상기 제2전류보다 예정된 크기만큼 큼 - 를 생성하는 단계; 및
    상기 제1전류의 크기에 대응하는 디지털 코드 값을 온도정보로서 출력하는 단계를 포함하며,
    상기 온도 정보로서 출력하는 단계는,
    예정된 주기마다 상기 디지털 코드를 피드백 입력받아 그 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류의 크기와 상기 제1전류의 크기를 비교하여 비교신호의 논리레벨을 결정하는 단계; 및
    예정된 주기마다 상기 비교신호를 입력받아 그 논리레벨 값에 응답하여 상기 디지털 코드의 값을 변동하는 단계를 포함하는 반도체 장치의 온도정보 출력방법.
  13. 제12항에 있어서,
    상기 비교신호의 논리레벨을 결정하는 단계는,
    전원전압단에서 비교대상노드로 상기 제1전류를 소싱시키는 단계;
    상기 비교대상노드에서 접지전압단으로 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류를 싱킹시키는 단계; 및
    설정된 논리결정레벨을 기준으로 예정된 주기마다 상기 비교대상노드의 전압레벨을 검출하여 상기 비교신호의 논리레벨을 결정하는 단계를 포함하는 반도체 장치의 온도정보 출력방법.
  14. 제13항에 있어서,
    상기 논리결정레벨을 기준으로 상기 비교대상노드의 전압레벨을 검출하는 단계는,
    상기 논리결정레벨보다 상기 비교대상노드의 전압레벨이 더 높은 경우 로직'로우'(Low)레벨을 갖는 상기 비교신호를 출력하는 단계; 및
    상기 논리결정레벨보다 상기 비교대상노드의 전압레벨이 더 낮은 경우 로직'하이'(High)레벨을 갖는 상기 비교신호를 출력하는 단계를 포함하는 반도체 장치의 온도정보 출력방법.
  15. 제14항에 있어서,
    상기 디지털 코드의 값을 변동하는 단계는,
    시작신호에 응답하여 상기 디지털 코드의 값을 설정된 초기값으로 변동시키는 단계;
    상기 디지털 코드의 값이 초기화된 이후 상기 비교신호를 입력받아 그 논리레벨이 로직'하이'(High)인 경우, 상기 디지털 코드의 값을 설정된 비율로 하강시키는 단계; 및
    상기 디지털 코드의 값이 초기화된 이후 상기 비교신호를 입력받아 그 논리레벨이 로직'로우'(Low)인 경우, 상기 디지털 코드의 값을 설정된 비율로 상승시키 는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 온도정보 출력방법.
  16. 제15항에 있어서,
    상기 디지털 코드의 값이 상승하는 경우, 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류의 크기 및 상기 비교대상노드의 전압레벨이 상승하며,
    상기 디지털 코드의 값이 하강하는 경우, 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류의 크기 및 상기 비교대상노드의 전압레벨이 하강하는 것을 특징으로 하는 반도체 장치의 온도정보 출력방법.
  17. 제16항에 있어서,
    상기 디지털 코드의 값을 변동하는 단계는,
    상기 디지털 코드의 값이 초기화된 이후 예정된 주기마다 반복적으로 인가되는 상기 비교신호에 각각 응답하여 상기 디지털 코드의 상위비트부터 그 값을 변동하는 것을 특징으로 하는 반도체 장치의 온도정보 출력방법.
  18. 제17항에 있어서,
    상기 디지털 코드의 상위비트가 변동하여 그 값이 상승하는 경우, 상기 디지털 코드의 하위비트가 변동하여 그 값이 상승하는 경우보다 더 큰 단위로 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류의 크기 및 상기 비교대상노드의 전압레벨이 상승하며,
    상기 디지털 코드의 하위비트가 변동하여 그 값이 하강하는 경우, 상기 디지털 코드의 상위비트가 변동하여 그 값이 하강하는 경우보다 더 작은 단위로 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류의 크기 및 상기 비교대상노드의 전압레벨이 하강하는 것을 특징으로 하는 반도체 장치의 온도정보 출력방법.
  19. 제12항에 있어서,
    상기 비교신호의 논리레벨을 결정하는 단계는,
    전원전압단에서 제1비교대상노드로 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류를 소싱시키는 단계;
    상기 제1비교대상노드에서 접지전압단으로 상기 제1전류를 싱킹시키는 단계;
    전원전압단에서 제2비교대상노드로 상기 제1전류를 소싱시키는 단계;
    상기 제2비교대상노드에서 접지전압단으로 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류를 싱킹시키는 단계; 및
    예정된 주기마다 상기 제1비교대상노드의 전압레벨과 상기 제2비교대상노드의 전압레벨을 비교하여 상기 비교신호의 논리레벨을 결정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 온도정보 출력방법.
  20. 제19항에 있어서,
    상기 제1비교대상노드의 전압레벨과 상기 제2비교대상노드의 전압레벨을 비교하는 단계는,
    상기 제1비교대상노드의 전압레벨보다 상기 제2비교대상노드의 전압레벨이 더 높은 경우 로직'로우'(Low)레벨을 갖는 상기 비교신호를 출력하는 단계; 및
    상기 제1비교대상노드의 전압레벨보다 상기 제2비교대상노드의 전압레벨이 더 낮은 경우 로직'하이'(High)레벨을 갖는 상기 비교신호를 출력하는 단계를 포함하는 반도체 장치의 온도정보 출력방법.
  21. 제20항에 있어서,
    상기 디지털 코드의 값을 변동하는 단계는,
    시작신호에 응답하여 상기 디지털 코드의 값을 설정된 초기값으로 변동시키는 단계;
    상기 디지털 코드의 값이 초기화된 이후 상기 비교신호를 입력받아 그 논리 레벨이 로직'하이'(High)인 경우, 상기 디지털 코드의 값을 설정된 비율로 하강시키는 단계; 및
    상기 디지털 코드의 값이 초기화된 이후 상기 비교신호를 입력받아 그 논리레벨이 로직'로우'(Low)인 경우, 상기 디지털 코드의 값을 설정된 비율로 상승시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 온도정보 출력방법.
  22. 제21항에 있어서,
    상기 디지털 코드의 값이 상승하는 경우, 상기 제1비교대상노드의 전압레벨이 하강하고, 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류의 크기 및 상기 제2비교대상노드의 전압레벨이 상승하며,
    상기 디지털 코드의 값이 하강하는 경우, 상기 제1비교대상노드의 전압레벨이 상승하고, 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류의 크기 및 상기 제2비교대상노드의 전압레벨이 하강하는 것을 특징으로 하는 반도체 장치의 온도정보 출력방법.
  23. 제22항에 있어서,
    상기 디지털 코드의 값을 변동하는 단계는,
    상기 디지털 코드의 값이 초기화된 이후 예정된 주기마다 반복적으로 인가되 는 상기 비교신호에 각각 응답하여 상기 디지털 코드의 상위비트부터 그 값을 변동하는 것을 특징으로 하는 반도체 장치의 온도정보 출력방법.
  24. 제23항에 있어서,
    상기 디지털 코드의 상위비트가 변동하여 그 값이 상승하는 경우, 상기 디지털 코드의 하위비트가 변동하여 그 값이 상승하는 경우보다 더 큰 단위로 상기 제1비교대상노드의 전압레벨이 하강하고, 피드백된 상기 디지털 코드 값에 대응하는 비율로 상기 제2전류와 상기 제3전류를 합한 전류의 크기 및 상기 제2비교대상노드의 전압레벨이 상승하며,
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