JP2005183953A - 薄膜トランジスタアレイパネルの製造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 105
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 239000010410 layer Substances 0.000 claims abstract description 265
- 238000000034 method Methods 0.000 claims abstract description 50
- 239000004020 conductor Substances 0.000 claims abstract description 26
- 239000011241 protective layer Substances 0.000 claims abstract description 24
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 239000002184 metal Substances 0.000 claims description 81
- 239000004065 semiconductor Substances 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 28
- 230000004888 barrier function Effects 0.000 claims description 13
- 238000003860 storage Methods 0.000 claims description 8
- 230000008569 process Effects 0.000 abstract description 34
- 238000000206 photolithography Methods 0.000 abstract description 11
- 238000009825 accumulation Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 26
- 239000000463 material Substances 0.000 description 16
- 238000000151 deposition Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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Abstract
【課題】
五つのフォトリソマスクを用いる工程のみで薄膜トランジスタアレイパネルを製造可能な薄膜トランジスタアレイパネルの製造方法を提供すること。
【解決手段】
ゲートバスラインと、不連続なデータバスラインセグメントとを形成する第一工程、薄膜トランジスタと、ゲートバスラインの上を跨ぐことによりデータバスラインセグメント間を接続する橋かけ構造とを形成する第二工程、薄膜トランジスタのソース電極及びドレイン電極と、前記不連続な前記データバスラインセグメント間を電気的に接続する連続したデータバスラインとを形成する第三工程、保護層を形成する第四工程、透明導電材料層を形成し、画素電極と蓄積キャパシタを形成する第五工程を含む薄膜トランジスタアレイパネルの製造方法。
【選択図】図13
Description
前記基板上に絶縁層、半導体層及びオーミック接触層を順次形成し、該オーミック接触層上に第二フォトマスクでパターンを形成し、前記オーミック接触層、前記半導体層及び前記絶縁層をエッチングして、複数の薄膜トランジスタと、前記交差領域において前記ゲートバスラインの上を跨ぐことにより不連続な前記データバスラインセグメント間を前記絶縁層、半導体層及びオーミック接触層の三層構造物で接続する橋かけ構造とを形成する第二工程、
前記基板上に第二導電金属層を形成し、該第二導電金属層に第三フォトマスクでパターンを形成しエッチングして、薄膜トランジスタのソース電極及びドレイン電極と、前記橋かけ構造上に形成された前記第二導電金属層により不連続な前記データバスラインセグメント間を電気的に接続する連続したデータバスラインとを形成する第三工程、
前記基板の上に保護層を形成し、該保護層に第四フォトマスクでパターンを形成しエッチングして、前記ソース電極の露出したバイアホールを形成する第四工程、及び、
前記基板上に透明導電材料層を形成し、該透明導電材料層に第五フォトマスクでパターンを形成しエッチングして、画素電極と蓄積キャパシタを形成する第五工程を含むことを特徴とする薄膜トランジスタアレイパネルの製造方法を提供するものである。
前記基板上に絶縁層を形成し、該絶縁層上に第二フォトマスクでパターンを形成し、該絶縁層をエッチングすることにより、前記ゲートバスラインと前記データバスラインセグメント間に電気バリアである第一ノッチを形成する第二工程を含むことを特徴とする薄膜トランジスタアレイパネルの製造方法を提供するものである。
図7は、基板204の上に設置された少なくとも一つの導線又はゲートバスライン202を有する薄膜トランジスタアレイパネル200の一部を示している。また、図7は、基板204の上に設置された導線セグメント又はデータバスラインセグメント206aを示している。ゲートバスライン202とデータバスラインセグメント206aは、第一導電金属のパターンで配列される。上述の第一導電金属は、金属又はその他の導電材料から構成される。上述のパターンは、第一工程で形成される。
図11は、絶縁層300、半導体層302及びオーミック接触層304の模式的な断面を示しており、絶縁層300の材料はゲート絶縁材料、半導体層302の材料は半導体材料、オーミック接触層304の材料はオーミック接触が可能な材料である。第一導電金属層のパターンを形成後、絶縁層300、半導体層302及びオーミック接触層304は、例えば、堆積法で、順次に形成され、図10に示された基板204の上を覆う。上述の3つの材料層の形成は、前述の堆積法に限定せず、その他の方法でもよい。
図13は、第二導電金属層400のパターンを有する薄膜トランジスタのアレイパネル200を部分的に示している。第二導電金属は、金属又はその他の導電材料で形成することができる。
図16は、パターンを形成した保護層500が覆った薄膜トランジスタアレイパネル200を示している。保護層500の形成方法としては、例えば、堆積法が挙げられるが、堆積法に限定されず、その他の方法でもよい。続いて、公知の標準的なフォトリソグラフィ設備を用いて、第四工程を行う。まず、第二導電金属層400にパターンを形成した後、薄膜トランジスタアレイパネル200の上を保護層500で被覆する。次に、保護層500の上を第四フォトレジスト層で被覆する。続いて、パターンが形成された第四フォトマスクを用いて、第四フォトレジスト層に照射し、照射パターンを形成し、次に、パターンを形成したフォトレジスト層のある部分で、保護層500の選択的なエッチングによって、パターンが形成された保護層500を形成する。この保護層500のエッチングにより、パッド202b、206b及びソース電極402のそれぞれに、第二導電金属層400が露出したバイアホール502、502及び502を形成する。図17には、パターンを形成した保護層が、基板204と薄膜トランジスタ内のノッチ406を覆う様子が示されている。
図19は、パターンが形成された透明導電材料層600を示しており、透明導電材料層は、例えば、公知の透明導電金属等の透明導電材料を用いて形成することができる、その形成方法は、例えば、堆積法が挙げられるがこの方法に限定されるものではない。第五工程は、公知の標準的なフォトリソグラフィ設備を用いて行うことができる。まず、パターンの形成された保護層500の形成後、透明導電材料層600で薄膜トランジスタアレイパネル200の上を被覆する。次に、透明導電材料層600の上を第五フォトレジスト層で被覆する。パターンが形成された第五フォトマスクを用いて、第五フォトレジスト層に照射し、照射パターンを形成し、照射パターンのある部分で、透明導電材料層600の選択的なエッチングを行い、隣接するデータバスライン206間と隣接するゲートバスライン202間で区画される領域に略沿った形状の大面積の画素電極602を形成する。また、エッチングされた透明導電材料層600の一部は、ゲートバスライン202に沿ってパターンが形成された蓄積キャパシタ604を形成する。また、ソース電極402の上に設けられる透明導電材料層600は、ソース電極402にあるバイアホールを完全に被覆するようにパターンが形成され、ソース電極402からの電流を画素電極602と蓄積キャパシタ604に伝送する作用を行う。
102 導線
104、204 基板
106、300 絶縁層
108、302 半導体層
110、304 オーミック接触層
112、120 バイアホール
114 第二導電金属層
116、406 ノッチ
118 保護層
122 透明金属層
200 薄膜トランジスタアレイパネル
202 ゲートバスライン
202a ゲート電極
202b、206b パッド
202C 交差領域
206 データバスライン
206a データバスラインセグメント
208 第一ノッチ
210 第二ノッチ
306 薄膜トランジスタ
308 橋かけ構造
400 第二導電金属層
402 ソース電極
404 ドレイン電極
500 保護層
502 バイアホール
600 透明導電材料
602 画素電極
604 蓄積キャパシタ
Claims (12)
- 基板に第一導電金属層を形成し、該第一導電金属層を第一フォトマスクでパターンを形成しエッチングして、ゲート電極を有する連続したゲートバスラインと、隣接する該ゲートバスライン間に該ゲートバスラインと交差する方向に設けられ且つ交差領域で該ゲートバスラインにより断絶されている不連続なデータバスラインセグメントとを形成する第一工程、
前記基板上に絶縁層、半導体層及びオーミック接触層を順次形成し、該オーミック接触層上に第二フォトマスクでパターンを形成し、前記オーミック接触層、前記半導体層及び前記絶縁層をエッチングして、複数の薄膜トランジスタと、前記交差領域において前記ゲートバスラインの上を跨ぐことにより不連続な前記データバスラインセグメント間を前記絶縁層、半導体層及びオーミック接触層の三層構造物で接続する橋かけ構造とを形成する第二工程、
前記基板上に第二導電金属層を形成し、該第二導電金属層に第三フォトマスクでパターンを形成しエッチングして、薄膜トランジスタのソース電極及びドレイン電極と、前記橋かけ構造上に形成された前記第二導電金属層により不連続な前記データバスラインセグメント間を電気的に接続する連続したデータバスラインとを形成する第三工程、
前記基板の上に保護層を形成し、該保護層に第四フォトマスクでパターンを形成しエッチングして、前記ソース電極の露出したバイアホールを形成する第四工程、及び、
前記基板上に透明導電材料層を形成し、該透明導電材料層に第五フォトマスクでパターンを形成しエッチングして、画素電極と蓄積キャパシタを形成する第五工程を含むことを特徴とする薄膜トランジスタアレイパネルの製造方法。 - 前記第二工程において、前記第二フォトマスクは、さらに、前記薄膜トランジスタの前記オーミック接触層上にパターンを形成しエッチングすることにより、前記ゲートバスラインと前記データバスラインセグメント間に前記絶縁層、前記半導体層及び前記オーミック接触層からなる電気バリアである第一ノッチを形成するパターンを有するものであることを特徴とする請求項1に記載の薄膜トランジスタアレイパネルの製造方法。
- 前記第二工程において、前記第二フォトマスクは、さらに、前記薄膜トランジスタの前記オーミック接触層にパターンを形成しエッチングすることにより、前記薄膜トランジスタと前記データバスラインセグメント間に前記絶縁層、前記半導体層及び前記オーミック接触層からなる電気バリアである第二ノッチを形成するパターンを有するものであることを特徴とする請求項1又は請求項2に記載の薄膜トランジスタアレイパネルの製造方法。
- 前記第五工程において、第五フォトマスクは、さらに、前記ソース電極の露出したバイアホールを覆う前記透明導電材料層を形成するパターンを有するものであることを特徴とする請求項1〜請求項3のいずれか1項に記載の薄膜トランジスタアレイパネルの製造方法。
- 前記第五工程において、第五フォトマスクは、前記ゲートバスラインの端部に接続されるパッド及び前記データバスラインの端部に接続されるパッドが、前記第一導電金属層、前記第二導電金属層及び前記透明導電材料層の三層構造を形成するパターンを有するものであることを特徴とする請求項1〜請求項4のいずれか1項に記載の薄膜トランジスタアレイパネルの製造方法。
- 基板に第一導電金属層を形成し、該第一導電金属層を第一フォトマスクでパターンを形成しエッチングして、ゲート電極を有する連続したゲートバスラインと、隣接する該ゲートバスライン間に該ゲートバスラインと交差する方向に設けられ且つ交差領域で該ゲートバスラインにより断絶されている不連続なデータバスラインセグメントとを形成する第一工程、及び、
前記基板上に絶縁層を形成し、該絶縁層上に第二フォトマスクでパターンを形成し、該絶縁層をエッチングすることにより、前記ゲートバスラインと前記データバスラインセグメント間に電気バリアである第一ノッチを形成する第二工程を含むことを特徴とする薄膜トランジスタアレイパネルの製造方法。 - 前記第二工程において、前記第二フォトマスクは、さらに、前記絶縁層をエッチングして、前記交差領域において前記ゲートバスラインの上を跨ぐことにより不連続な前記データバスラインセグメント間を前記絶縁層で接続する橋かけ構造を形成するパターンを有するものであることを特徴とする請求項6に記載の薄膜トランジスタアレイパネルの製造方法。
- 前記第二工程において、前記第二フォトマスクは、さらに、前記薄膜トランジスタの前記絶縁層にパターンを形成しエッチングすることにより、前記薄膜トランジスタと前記データバスラインセグメント間に前記絶縁層からなる電気バリアである第二ノッチを形成するパターンを有するものであることを特徴とする請求項6又は請求項7に記載の薄膜トランジスタアレイパネルの製造方法。
- 前記第二工程は、前記基板上に絶縁層、半導体層及びオーミック接触層を順次形成し、該オーミック接触層上に第二フォトマスクでパターンを形成し、前記オーミック接触層、前記半導体層及び前記絶縁層をエッチングして、複数の薄膜トランジスタと、前記交差領域において前記ゲートバスラインの上を跨ぐことにより不連続な前記データバスラインセグメント間を前記絶縁層、半導体層及びオーミック接触層の三層構造物で接続する橋かけ構造とを形成するものであることを特徴とする請求項6〜請求項8のいずれか1項に記載の薄膜トランジスタアレイパネルの製造方法。
- 前記第二工程に続いて、さらに、前記基板上に第二導電金属層を形成し、該第二導電金属層に第三フォトマスクでパターンを形成しエッチングして、薄膜トランジスタのソース電極及びドレイン電極と、前記橋かけ構造上に形成された前記第二導電金属層により不連続な前記データバスラインセグメント間を電気的に接続する連続したデータバスラインとを形成する第三工程を含むことを特徴とする請求項9に記載の薄膜トランジスタアレイパネルの製造方法。
- 前記第三工程に続いて、さらに、前記基板の上に保護層を形成し、該保護層に第四フォトマスクでパターンを形成しエッチングして、前記ソース電極の露出したバイアホールを形成する第四工程を含むことを特徴とする請求項10に記載の薄膜トランジスタアレイパネルの製造方法。
- 前記第四工程に続いて、さらに、前記基板上に透明導電材料層を形成し、該透明導電材料層に第五フォトマスクでパターンを形成しエッチングして、画素電極と蓄積キャパシタを形成する第五工程を含むことを特徴とする請求項11に記載の薄膜トランジスタアレイパネルの製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/739,373 US7166499B2 (en) | 2003-12-17 | 2003-12-17 | Method of fabricating a thin film transistor for an array panel |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005183953A true JP2005183953A (ja) | 2005-07-07 |
JP4299227B2 JP4299227B2 (ja) | 2009-07-22 |
Family
ID=34677585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004355257A Expired - Fee Related JP4299227B2 (ja) | 2003-12-17 | 2004-12-08 | 薄膜トランジスタアレイパネルの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7166499B2 (ja) |
JP (1) | JP4299227B2 (ja) |
CN (1) | CN100378930C (ja) |
TW (1) | TWI249252B (ja) |
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2003
- 2003-12-17 US US10/739,373 patent/US7166499B2/en not_active Expired - Lifetime
-
2004
- 2004-12-08 JP JP2004355257A patent/JP4299227B2/ja not_active Expired - Fee Related
- 2004-12-13 TW TW093138564A patent/TWI249252B/zh active
- 2004-12-17 CN CNB2004101020634A patent/CN100378930C/zh active Active
-
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- 2006-08-30 US US11/512,999 patent/US7425473B2/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
US7166499B2 (en) | 2007-01-23 |
TW200522371A (en) | 2005-07-01 |
US20060292760A1 (en) | 2006-12-28 |
CN100378930C (zh) | 2008-04-02 |
CN1661783A (zh) | 2005-08-31 |
TWI249252B (en) | 2006-02-11 |
US7425473B2 (en) | 2008-09-16 |
US20050136574A1 (en) | 2005-06-23 |
JP4299227B2 (ja) | 2009-07-22 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080509 |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120424 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130424 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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R250 | Receipt of annual fees |
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