JP2003207808A - アクティブマトリクス型表示装置 - Google Patents
アクティブマトリクス型表示装置Info
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Abstract
(57)【要約】 （修正有）
【課題】アクティブマトリクス型の液晶表示装置におい
て、遮光膜が帯電してしまう問題を解決する。 【解決手段】基板上に薄膜トランジスタを少なくとも１
つ有する表示装置において、前記薄膜トランジスタ上に
設けられる第１の絶縁膜と、前記第１の絶縁膜上に設け
られる第２の絶縁膜と、前記第２の絶縁膜上に設けられ
る遮光膜３０２と、前記遮光膜３０２上に設けられる第
３の絶縁膜と、前記第３の絶縁膜上に形成され、前記薄
膜トランジスタと電気的に接続され、透明導電膜からな
る画素電極２２８を有し、前記遮光膜３０２は、前記透
明導電膜でなる電極２２７、前記第１の絶縁膜と前記第
２の絶縁膜の間に設けられソース配線と同じ材料でなる
コモン電極２１７に、電気的に接続されることを特徴と
するアクティブマトリクス型表示装置。
て、遮光膜が帯電してしまう問題を解決する。 【解決手段】基板上に薄膜トランジスタを少なくとも１
つ有する表示装置において、前記薄膜トランジスタ上に
設けられる第１の絶縁膜と、前記第１の絶縁膜上に設け
られる第２の絶縁膜と、前記第２の絶縁膜上に設けられ
る遮光膜３０２と、前記遮光膜３０２上に設けられる第
３の絶縁膜と、前記第３の絶縁膜上に形成され、前記薄
膜トランジスタと電気的に接続され、透明導電膜からな
る画素電極２２８を有し、前記遮光膜３０２は、前記透
明導電膜でなる電極２２７、前記第１の絶縁膜と前記第
２の絶縁膜の間に設けられソース配線と同じ材料でなる
コモン電極２１７に、電気的に接続されることを特徴と
するアクティブマトリクス型表示装置。
Description
【０００１】
【発明の属する技術分野】本明細書で開示する発明は、
アクティブマトリクス型の液晶表示装置の構成に関す
る。またその作製方法に関する。
アクティブマトリクス型の液晶表示装置の構成に関す
る。またその作製方法に関する。
【０００２】
【従来の技術】従来より、アクティブマトリクス型の液
晶表示装置が知られている。これは、マトリクス状に配
置された画素のそれぞれに薄膜トランジスタを配置し、
画素電極に出入りする電荷を薄膜トランジスタでもって
制御するものである。
晶表示装置が知られている。これは、マトリクス状に配
置された画素のそれぞれに薄膜トランジスタを配置し、
画素電極に出入りする電荷を薄膜トランジスタでもって
制御するものである。
【０００３】このような構成においては、画素電極の縁
の部分を覆うようにして配置されるブラックマトリクス
（ＢＭ）と呼ばれる遮光膜が必要とされる。ＢＭとして
は、通常数千Å程度の厚さを有する金属膜が利用されて
いる。
の部分を覆うようにして配置されるブラックマトリクス
（ＢＭ）と呼ばれる遮光膜が必要とされる。ＢＭとして
は、通常数千Å程度の厚さを有する金属膜が利用されて
いる。
【０００４】このブラックマトリクスは電気的には特に
役割を果たさないが、画素マトリクス領域の全体にわた
り存在するものとなる。
役割を果たさないが、画素マトリクス領域の全体にわた
り存在するものとなる。
【０００５】しかし、薄い金属膜が絶縁膜に挟まれて、
画素マトリクス領域の全体に存在することは、そこに不
要な電荷が蓄積されるという問題が生じる。
画素マトリクス領域の全体に存在することは、そこに不
要な電荷が蓄積されるという問題が生じる。
【０００６】このことは、装置の完成後に限らず、その
作製工程においても問題となる。
作製工程においても問題となる。
【０００７】周知のように、一般に薄膜トランジスタの
作製工程においては、プラズマを用いた成膜工程やエッ
チング工程が実施される。
作製工程においては、プラズマを用いた成膜工程やエッ
チング工程が実施される。
【０００８】この際、電気的に浮いた導電性の材料が存
在すると、そこには電荷が蓄積され、絶縁膜の静電破壊
を生じさせてしまう。
在すると、そこには電荷が蓄積され、絶縁膜の静電破壊
を生じさせてしまう。
【０００９】一般に利用される絶縁膜の膜厚は、数千Å
である。またＣＶＤ法やスパッタ法で成膜された絶縁膜
（酸化珪素膜や窒化珪素膜）の内部には、欠陥やピンホ
ールが無視できない密度で存在している。
である。またＣＶＤ法やスパッタ法で成膜された絶縁膜
（酸化珪素膜や窒化珪素膜）の内部には、欠陥やピンホ
ールが無視できない密度で存在している。
【００１０】従って、上記のようなＢＭに電荷が蓄積さ
れてしまう現象が生じる結果、局所的に絶縁膜が静電破
壊してしまう。
れてしまう現象が生じる結果、局所的に絶縁膜が静電破
壊してしまう。
【００１１】このことは、作製途中で装置の一部に不良
が発生してしまうことを意味する。即ち、一部の薄膜ト
ランジスタが動作不良に陥ったり、リーク電流の存在に
よる回路の動作不良といった問題が生じる。
が発生してしまうことを意味する。即ち、一部の薄膜ト
ランジスタが動作不良に陥ったり、リーク電流の存在に
よる回路の動作不良といった問題が生じる。
【００１２】そしてこのことは、装置の作製途中におい
て特に問題となる。また装置の完成後においてもその信
頼性を損なう要因となる。
て特に問題となる。また装置の完成後においてもその信
頼性を損なう要因となる。
【００１３】
【発明が解決しようとする課題】本明細書で開示する発
明は、上述のブラックマトリクスが帯電してしまう問題
を解決することを課題とする。即ち、ブラックマトリク
スが帯電してしまうことによって生じる作製工程におけ
る不良の発生を抑制し、また装置完成後における信頼性
を向上させることを課題とする。
明は、上述のブラックマトリクスが帯電してしまう問題
を解決することを課題とする。即ち、ブラックマトリク
スが帯電してしまうことによって生じる作製工程におけ
る不良の発生を抑制し、また装置完成後における信頼性
を向上させることを課題とする。
【００１４】
【課題を解決するための手段】本明細書で開示する発明
の一つは、図４にその具体的な構成を示すように、アク
ティブマトリクス型を有する液晶表示装置であって、画
素電極２２８を構成する透明導電膜２２７でもってブラ
ックマトリクス３０２をコモン電位とするための電極３
０３が形成されていることを特徴とする。
の一つは、図４にその具体的な構成を示すように、アク
ティブマトリクス型を有する液晶表示装置であって、画
素電極２２８を構成する透明導電膜２２７でもってブラ
ックマトリクス３０２をコモン電位とするための電極３
０３が形成されていることを特徴とする。
【００１５】他の発明の構成は、図４にその具体的な例
を示すように、アクティブマトリクス型を有する液晶表
示装置であって、ブラックマトリクス３０２をコモン電
位とするための電極２１７がソース線２１５（図２参
照）と同一層上に形成されていることを特徴とする。
を示すように、アクティブマトリクス型を有する液晶表
示装置であって、ブラックマトリクス３０２をコモン電
位とするための電極２１７がソース線２１５（図２参
照）と同一層上に形成されていることを特徴とする。
【００１６】
【実施例】〔実施例１〕図１にアクティブマトリクス型
の液晶表示装置を上面からみた概要を示す。図１には、
数百×数百のマトリクス状に配置された画素電極を有す
るアクティブマトリクス領域１０１、該アクティブマト
リクス領域１０１に配置された薄膜トラジスタを駆動す
るための周辺駆動回路１０３と１１１が示されている。
の液晶表示装置を上面からみた概要を示す。図１には、
数百×数百のマトリクス状に配置された画素電極を有す
るアクティブマトリクス領域１０１、該アクティブマト
リクス領域１０１に配置された薄膜トラジスタを駆動す
るための周辺駆動回路１０３と１１１が示されている。
【００１７】アクティブマトリクス領域１０１には、マ
トリクス状に配置された画素電極が配置されている。そ
して画素電極のそれぞれには、薄膜トランジスタが配置
されている。
トリクス状に配置された画素電極が配置されている。そ
して画素電極のそれぞれには、薄膜トランジスタが配置
されている。
【００１８】アクティブマトリクスの構成を拡大した画
略を１０７に示す。拡大図１０７に示されるようにアク
ティブマトリクス領域においては、１０９で示されるソ
ース線（データ線とも呼ばれる）と１０８で示されるゲ
イト線とが格子状に配置されている。
略を１０７に示す。拡大図１０７に示されるようにアク
ティブマトリクス領域においては、１０９で示されるソ
ース線（データ線とも呼ばれる）と１０８で示されるゲ
イト線とが格子状に配置されている。
【００１９】薄膜トランジスタ１１０はソース線とゲイ
ト線とに囲まれた領域に配置されている。そして薄膜ト
ランジスタのソースはソース線に接続されている。また
ドレインは図示しない画素電極に接続されている。画素
電極は、ゲイト線とソース線とで囲まれた領域に配置さ
れている。
ト線とに囲まれた領域に配置されている。そして薄膜ト
ランジスタのソースはソース線に接続されている。また
ドレインは図示しない画素電極に接続されている。画素
電極は、ゲイト線とソース線とで囲まれた領域に配置さ
れている。
【００２０】図１において、１０２がブラックマトリク
スの開孔部である。そしてこの開口部以外の領域は遮光
されたものとなっている。この１０２で示される開口部
に画素電極が存在している。
スの開孔部である。そしてこの開口部以外の領域は遮光
されたものとなっている。この１０２で示される開口部
に画素電極が存在している。
【００２１】ブラックマトリクスは、自身を所定の電位
に保持させるために１０５、１０６、１００で示される
コモン電極に延在している。コモン電極は、対抗基板と
貼り合わせる時にやはり対抗電極に配置されたコモン電
極と導電性のパッドを介して接続される。
に保持させるために１０５、１０６、１００で示される
コモン電極に延在している。コモン電極は、対抗基板と
貼り合わせる時にやはり対抗電極に配置されたコモン電
極と導電性のパッドを介して接続される。
【００２２】また、引出し端子部にも１０４で示される
ようにコモン電極から配線が延在している。
ようにコモン電極から配線が延在している。
【００２３】このような構成とすることにより、ブラッ
クマトリクスが所定の電位に維持され、例えば静電気等
の影響で装置の一部が破壊されるようなことを防ぐこと
ができる。
クマトリクスが所定の電位に維持され、例えば静電気等
の影響で装置の一部が破壊されるようなことを防ぐこと
ができる。
【００２４】以下に図１に示すような構成を有するアク
ティブマトリクス型の液晶表示装置の作製工程を示す。
ここでは、図１の１０１で示されるアクティブマトリク
ス領域の画素の一つの薄膜トランジスタが配置された部
分の作製工程、さらに１０３または１１１で示される周
辺駆動回路領域に配置されるＰ型の薄膜トランジスタと
Ｎ型の薄膜トランジスタとが配置された部分の作製工
程、さらに１０５〜１０７で示されるコモン電極部分の
作製工程、特にＣ−Ｃ’で切った断面の作製工程、さら
に１０４で示される端子部の作製工程、特にＢ−Ｂ’で
切った断面の作製工程を示す。
ティブマトリクス型の液晶表示装置の作製工程を示す。
ここでは、図１の１０１で示されるアクティブマトリク
ス領域の画素の一つの薄膜トランジスタが配置された部
分の作製工程、さらに１０３または１１１で示される周
辺駆動回路領域に配置されるＰ型の薄膜トランジスタと
Ｎ型の薄膜トランジスタとが配置された部分の作製工
程、さらに１０５〜１０７で示されるコモン電極部分の
作製工程、特にＣ−Ｃ’で切った断面の作製工程、さら
に１０４で示される端子部の作製工程、特にＢ−Ｂ’で
切った断面の作製工程を示す。
【００２５】図２に各部分の作製工程を示す。まず、ガ
ラス基板２０１上に図示しない下地膜を３０００Åの厚
さに成膜する。この下地膜は酸化珪素膜または酸化窒化
珪素膜でもって構成する。この下地膜は、ガラス基板か
らの不純物の拡散を防ぐ役割を有している。
ラス基板２０１上に図示しない下地膜を３０００Åの厚
さに成膜する。この下地膜は酸化珪素膜または酸化窒化
珪素膜でもって構成する。この下地膜は、ガラス基板か
らの不純物の拡散を防ぐ役割を有している。
【００２６】次に図示しない非晶質珪素膜をプラズマＣ
ＶＤ法で５００Åの厚さに成膜し、さらに加熱処理やレ
ーザー光の照射を行うことにより、結晶化させ結晶性珪
素膜を得る。
ＶＤ法で５００Åの厚さに成膜し、さらに加熱処理やレ
ーザー光の照射を行うことにより、結晶化させ結晶性珪
素膜を得る。
【００２７】さらに得られた結晶性珪素膜をパターニン
グすることにより、薄膜トランジスタの活性層となる島
状の領域２０２、２０３、２０４を形成する。こうして
図２（Ａ）に示す状態を得る。薄膜トランジスタは、周
辺回路と画素部に形成されるので、この状態において
は、端子部とコモン部とにはなにも形成されない。
グすることにより、薄膜トランジスタの活性層となる島
状の領域２０２、２０３、２０４を形成する。こうして
図２（Ａ）に示す状態を得る。薄膜トランジスタは、周
辺回路と画素部に形成されるので、この状態において
は、端子部とコモン部とにはなにも形成されない。
【００２８】次にゲイト絶縁膜として機能する酸化珪素
膜２０５を１０００Åの厚さに成膜する。このゲイト電
極を構成する酸化珪素膜２０５の成膜はプラズマＣＶＤ
法でもって行う。
膜２０５を１０００Åの厚さに成膜する。このゲイト電
極を構成する酸化珪素膜２０５の成膜はプラズマＣＶＤ
法でもって行う。
【００２９】次にゲイト電極を構成する図示しないアル
ミニウム膜を４０００Åの厚さにスパッタ法で成膜す
る。このアルミニウム膜中にはヒロックの発生を抑制す
るためにスカンジウムを0.2 重量％含有させる。ヒロッ
クとは、加熱工程において、アルミニウムの異常成長が
起こり、膜やパターンの表面に凹凸や突起物が形成され
てしまう現象をいう。
ミニウム膜を４０００Åの厚さにスパッタ法で成膜す
る。このアルミニウム膜中にはヒロックの発生を抑制す
るためにスカンジウムを0.2 重量％含有させる。ヒロッ
クとは、加熱工程において、アルミニウムの異常成長が
起こり、膜やパターンの表面に凹凸や突起物が形成され
てしまう現象をいう。
【００３０】さらに上記アルミニウム膜をパターニング
し、ゲイト電極２０６、２０８、２１０を形成する。ま
たゲイト電極の形成と同時にそこから延在したゲイト配
線を同時に形成する。これらのゲイト電極やゲイト配線
は、便宜上１層目の配線と呼ばれている。
し、ゲイト電極２０６、２０８、２１０を形成する。ま
たゲイト電極の形成と同時にそこから延在したゲイト配
線を同時に形成する。これらのゲイト電極やゲイト配線
は、便宜上１層目の配線と呼ばれている。
【００３１】そしてこのゲイト電極を陽極として電解溶
液中で陽極酸化を行うことにより、緻密な膜質を有する
陽極酸化膜２０７、２０９、２１１を形成する。この陽
極酸化膜の膜厚は１０００Åとする。
液中で陽極酸化を行うことにより、緻密な膜質を有する
陽極酸化膜２０７、２０９、２１１を形成する。この陽
極酸化膜の膜厚は１０００Åとする。
【００３２】この陽極酸化膜は、ゲイト電極およびそこ
から延在したゲイト配線の表面においてヒロックが発生
することを防止する役割を有している。なお、この陽極
酸化膜の膜厚をさらに厚くすると、後の不純物イオンの
注入工程において、オフセットゲイト領域を形成するこ
とができる。
から延在したゲイト配線の表面においてヒロックが発生
することを防止する役割を有している。なお、この陽極
酸化膜の膜厚をさらに厚くすると、後の不純物イオンの
注入工程において、オフセットゲイト領域を形成するこ
とができる。
【００３３】ここで不純物イオンの注入を行うことによ
り、各活性層にソース／ドレイン領域とチャネル形成領
域とを形成する。
り、各活性層にソース／ドレイン領域とチャネル形成領
域とを形成する。
【００３４】ここでは、活性層２０２と２０４とにＰ
（リン）イオンを注入する。また活性層２０３にＢ（ボ
ロン）イオンの注入を行う。不純物イオンの選択的な注
入は、レジストマスクを用いることによって行う。
（リン）イオンを注入する。また活性層２０３にＢ（ボ
ロン）イオンの注入を行う。不純物イオンの選択的な注
入は、レジストマスクを用いることによって行う。
【００３５】この工程において、ソース領域２１、２
６、２７、ドレイン領域２３、２４、２９が自己整合的
に形成される。またチャネル形成領域２２、２５、２８
が自己整合的に形成される。
６、２７、ドレイン領域２３、２４、２９が自己整合的
に形成される。またチャネル形成領域２２、２５、２８
が自己整合的に形成される。
【００３６】不純物イオンの注入工程後、レーザー光の
照射を行い、イオンの注入された領域の活性化を行う。
この工程は、赤外光や紫外光の照射による方法を用いて
もよい。
照射を行い、イオンの注入された領域の活性化を行う。
この工程は、赤外光や紫外光の照射による方法を用いて
もよい。
【００３７】こうして図２（Ｂ）に示す状態を得る。次
に第１の層間絶縁膜２１２を１０００Åの厚さに成膜す
る。この層間絶縁膜２１２は窒化珪素膜を用いる。窒化
珪素膜の成膜方法は、プラズマＣＶＤ法を用いればよ
い。（図２（Ｃ））
に第１の層間絶縁膜２１２を１０００Åの厚さに成膜す
る。この層間絶縁膜２１２は窒化珪素膜を用いる。窒化
珪素膜の成膜方法は、プラズマＣＶＤ法を用いればよ
い。（図２（Ｃ））
【００３８】なお第１の層間絶縁膜２１２としては、酸
化珪素膜や酸化窒化珪素膜を利用することができる。
化珪素膜や酸化窒化珪素膜を利用することができる。
【００３９】次にコンタクトホール３０〜３５を形成す
る。（図２（Ｄ））
る。（図２（Ｄ））
【００４０】図２（Ｄ）に示す状態を得たら、図２
（Ｅ）に示すように各活性層にコンタクトする電極を形
成する。ここでは、周辺回路に配置される薄膜トランジ
スタのソース電極３６と２１４、ドレイン電極２１２と
２１３、さらに画素部に配置される薄膜トランジスタの
ソース電極２１５、ドレイン電極２１５を形成する。
（Ｅ）に示すように各活性層にコンタクトする電極を形
成する。ここでは、周辺回路に配置される薄膜トランジ
スタのソース電極３６と２１４、ドレイン電極２１２と
２１３、さらに画素部に配置される薄膜トランジスタの
ソース電極２１５、ドレイン電極２１５を形成する。
【００４１】またこの時、各電極から延在して必要な配
線が形成される。例えば、画素部の薄膜トランジスタの
ソース電極２１５の形成と同時に、そこから延在したソ
ース配線が形成される。また、周辺回路においては、必
要とされる配線パターンが形成される。なお、周辺回路
においてドレイン電極２１２と２１３とを接続すること
でＣＭＯＳ構造を得ることができる。
線が形成される。例えば、画素部の薄膜トランジスタの
ソース電極２１５の形成と同時に、そこから延在したソ
ース配線が形成される。また、周辺回路においては、必
要とされる配線パターンが形成される。なお、周辺回路
においてドレイン電極２１２と２１３とを接続すること
でＣＭＯＳ構造を得ることができる。
【００４２】また、端子部とコモン部においても同時に
電極が形成される。ここでは、端子部の電極を形成する
パターン２１９と２１８、さらにコモン部ではコモン電
極を構成するパターン２１７が形成される。コモン電極
は、端子部に延在し、しかるべき電位に接続される。
（図２（Ｅ））
電極が形成される。ここでは、端子部の電極を形成する
パターン２１９と２１８、さらにコモン部ではコモン電
極を構成するパターン２１７が形成される。コモン電極
は、端子部に延在し、しかるべき電位に接続される。
（図２（Ｅ））
【００４３】この図２（Ｅ）で示される工程で形成され
る電極やパターンは、５００〜１０００Åのチタン膜と
２０００Å厚のアルミニウム膜と１０００Å厚のチタン
膜でなる３層構造を有するものとして形成される。
る電極やパターンは、５００〜１０００Åのチタン膜と
２０００Å厚のアルミニウム膜と１０００Å厚のチタン
膜でなる３層構造を有するものとして形成される。
【００４４】この工程で形成される電極やパターンは、
便宜上２層目の配線と呼ばれる。
便宜上２層目の配線と呼ばれる。
【００４５】まず最下層をチタン膜とするのは、アルミ
ニウムと活性層を構成する半導体との電気的な接触がう
まくいかないからである。これは、アルミニウムが半導
体では良好なオーム接触がとれないことによる。
ニウムと活性層を構成する半導体との電気的な接触がう
まくいかないからである。これは、アルミニウムが半導
体では良好なオーム接触がとれないことによる。
【００４６】また中央の層をアルミニウムとするのは、
その電気抵抗の低さを最大限利用するためである。
その電気抵抗の低さを最大限利用するためである。
【００４７】また最上層をチタン膜とするのは、後に形
成される画素電極（ＩＴＯ電極）と画素部の薄膜トラン
ジスタのドレイン電極２１６とをコンタクトさせるため
である。
成される画素電極（ＩＴＯ電極）と画素部の薄膜トラン
ジスタのドレイン電極２１６とをコンタクトさせるため
である。
【００４８】即ち、アルミニウムとＩＴＯ電極を直接コ
ンタクトさせると良好なオーム接触がとれないが、チタ
ン膜とＩＴＯ電極、及びチタン膜とアルミニウムとは良
好なオーム接触がとれるからである。
ンタクトさせると良好なオーム接触がとれないが、チタ
ン膜とＩＴＯ電極、及びチタン膜とアルミニウムとは良
好なオーム接触がとれるからである。
【００４９】また、後の工程において、コモン部におい
てもＢＭと２層目のコモン電極２１７とをＩＴＯ電極で
接続することが必要される。この際、ＩＴＯ電極との電
気的な接触を良好なものとするために、２層目の配線の
最上層をチタン膜とすることが必要とされる。
てもＢＭと２層目のコモン電極２１７とをＩＴＯ電極で
接続することが必要される。この際、ＩＴＯ電極との電
気的な接触を良好なものとするために、２層目の配線の
最上層をチタン膜とすることが必要とされる。
【００５０】また、後の工程において、端子部において
も２層目の配線でなる端子電極２１８及び２１９とＩＴ
Ｏ電極とがコンタクトする必要がある。この際、端子電
極とＩＴＯ電極との電気的な接触を良好なものとするた
めに、２層目の配線の最上層をチタン膜とすることが必
要とされる。
も２層目の配線でなる端子電極２１８及び２１９とＩＴ
Ｏ電極とがコンタクトする必要がある。この際、端子電
極とＩＴＯ電極との電気的な接触を良好なものとするた
めに、２層目の配線の最上層をチタン膜とすることが必
要とされる。
【００５１】こうして図２（Ｅ）に示す状態を得る。次
に図３（Ａ）に示すように第２の層間絶縁膜として酸化
珪素膜３０１を２０００Åの厚さに成膜する。
に図３（Ａ）に示すように第２の層間絶縁膜として酸化
珪素膜３０１を２０００Åの厚さに成膜する。
【００５２】図３（Ａ）に示す状態を得たら、図３
（Ｂ）に示すようにＢＭ（ブラックマトリクス）を構成
するためにチタン膜を３０００Åの厚さに成膜する。Ｂ
Ｍとしては、クロム膜またはチタン膜とクロム膜との積
層膜、または他の適当な金属膜を用いることができる。
（Ｂ）に示すようにＢＭ（ブラックマトリクス）を構成
するためにチタン膜を３０００Åの厚さに成膜する。Ｂ
Ｍとしては、クロム膜またはチタン膜とクロム膜との積
層膜、または他の適当な金属膜を用いることができる。
【００５３】図３（Ｂ）において、ＢＭとして機能する
のは３０２で示される部分である。３０３で示されるの
は、３０２で示されるＢＭからコモン部まで延在した部
分である。
のは３０２で示される部分である。３０３で示されるの
は、３０２で示されるＢＭからコモン部まで延在した部
分である。
【００５４】次に図３（Ｃ）に示すように第３の層間絶
縁膜２２１を成膜する。ここでは、２０００Å厚の酸化
珪素膜をプラズマＣＶＤ法を成膜する。
縁膜２２１を成膜する。ここでは、２０００Å厚の酸化
珪素膜をプラズマＣＶＤ法を成膜する。
【００５５】さらに図３（Ｃ）に示すように開口２２
２、２２３、２２４、２２５を形成する。ここで２２２
は、端子部の電極を形成するための開口である。また２
２３と２２４は、２層目の配線とＢＭとを電気的に接続
するための開口である。
２、２２３、２２４、２２５を形成する。ここで２２２
は、端子部の電極を形成するための開口である。また２
２３と２２４は、２層目の配線とＢＭとを電気的に接続
するための開口である。
【００５６】また２２５は、画素部分の薄膜トランジス
タのドレイン電極２１６に後に画素電極であるＩＴＯ電
極がコンタクトするための開口である。
タのドレイン電極２１６に後に画素電極であるＩＴＯ電
極がコンタクトするための開口である。
【００５７】そして、図４（Ａ）に示すようにＩＴＯで
なる電極２２６と２２７と２２８とを同時に形成する。
ここで、２２８が画素電極として機能する部分である。
また２２７が２層目の配線２１７とＢＭから延在した電
極パターン２２０とを接続するために電極パターンとな
る。
なる電極２２６と２２７と２２８とを同時に形成する。
ここで、２２８が画素電極として機能する部分である。
また２２７が２層目の配線２１７とＢＭから延在した電
極パターン２２０とを接続するために電極パターンとな
る。
【００５８】なお、コモン部の電極パターン２２７上に
はさらに銀ペーストで対抗基板との接触用の電極が形成
される。
はさらに銀ペーストで対抗基板との接触用の電極が形成
される。
【００５９】以上示した構成を採用することにより、Ｂ
Ｍ層が電気的に浮いた状態とすることを避ける構成とす
ることができる。
Ｍ層が電気的に浮いた状態とすることを避ける構成とす
ることができる。
【００６０】例えば、図４（Ａ）に示す工程の後には、
図示しないファイナル保護膜を形成し、さらにその上に
液晶をラビングするための図示しないラビング膜を形成
し、その後にラビング工程が実施される。この際、静電
気の発生により、薄膜トランジスタが破壊されたり絶縁
膜が静電破壊してしまうことが多々ある。
図示しないファイナル保護膜を形成し、さらにその上に
液晶をラビングするための図示しないラビング膜を形成
し、その後にラビング工程が実施される。この際、静電
気の発生により、薄膜トランジスタが破壊されたり絶縁
膜が静電破壊してしまうことが多々ある。
【００６１】しかし、本実施例に示す構成を採用した場
合、ブラックマトリクスを所定の電位として、そこに電
荷が蓄積することを避けることができるので、上記のよ
うな不良の発生を防止することができる。
合、ブラックマトリクスを所定の電位として、そこに電
荷が蓄積することを避けることができるので、上記のよ
うな不良の発生を防止することができる。
【００６２】〔実施例２〕本実施例は、実施例１とは一
部の工程が異なった構成に関する。本実施例に示す作製
工程は、図３（Ａ）までは実施例１に示したものと同じ
である。
部の工程が異なった構成に関する。本実施例に示す作製
工程は、図３（Ａ）までは実施例１に示したものと同じ
である。
【００６３】まず実施例１に示した作製工程に従って、
図３（Ａ）に示す状態を得る。図３（Ａ）に示す状態を
得たら、図５（Ａ）に示すように開口部５０１、５０
２、５０３を形成する。即ち、第２の層間絶縁膜３０１
に５０１〜５０３で示される開口を形成する。
図３（Ａ）に示す状態を得る。図３（Ａ）に示す状態を
得たら、図５（Ａ）に示すように開口部５０１、５０
２、５０３を形成する。即ち、第２の層間絶縁膜３０１
に５０１〜５０３で示される開口を形成する。
【００６４】次にＢＭを構成するチタン膜を成膜し、そ
れをパターニングすることにより、図５（Ｂ）に示す状
態を得る。
れをパターニングすることにより、図５（Ｂ）に示す状
態を得る。
【００６５】ここで５０７が本来のＢＭとしての機能を
果たすパターンである。
果たすパターンである。
【００６６】また５０６がＢＭから延在したパターンと
２層面のコモン用の電極２１７とを直接コンタクトさせ
るためのパターンである。
２層面のコモン用の電極２１７とを直接コンタクトさせ
るためのパターンである。
【００６７】また、５０４と５０５が端子部を構成する
一層目の電極２１８と２１９にコンタクトする電極であ
る。
一層目の電極２１８と２１９にコンタクトする電極であ
る。
【００６８】本実施例においては、端子部において、Ｂ
Ｍを構成する材料でもって電極が構成されることが実施
例１と異なる点である。また、コモン部においてＢＭか
ら延在した電極５０６と２層目のコモン電極２１７とが
直接接触する点が実施例１と異なる点である。
Ｍを構成する材料でもって電極が構成されることが実施
例１と異なる点である。また、コモン部においてＢＭか
ら延在した電極５０６と２層目のコモン電極２１７とが
直接接触する点が実施例１と異なる点である。
【００６９】図５（Ｂ）に示す状態を得たら、３層目の
層間絶縁膜５０８を成膜する。ここでは、実施例１と同
様に酸化珪素膜でもって３層目の層間絶縁膜５０８を形
成する。（図５（Ｃ））
層間絶縁膜５０８を成膜する。ここでは、実施例１と同
様に酸化珪素膜でもって３層目の層間絶縁膜５０８を形
成する。（図５（Ｃ））
【００７０】さらにコンタクトホールの形成を行う。そ
してＩＴＯ膜をスパッタ法で１５００Åの厚さに成膜す
る。そしてそれをパターニングすることにより、画素電
極５１２を形成する。
してＩＴＯ膜をスパッタ法で１５００Åの厚さに成膜す
る。そしてそれをパターニングすることにより、画素電
極５１２を形成する。
【００７１】また同時にコモン部における電極５１１を
形成する。この電極５１１は後に対向基板のコモン電極
と接触するために電極となる。また５０４と５０５は、
端子部における電極端子を形成するものとなる。
形成する。この電極５１１は後に対向基板のコモン電極
と接触するために電極となる。また５０４と５０５は、
端子部における電極端子を形成するものとなる。
【００７２】本実施例の構成を採用した場合、ＢＭ５０
７から延在した電極５０６と２層目のコモン用の電極２
１７とが直接接触する構成とすることができる。そして
そのコンタクトを確実なものとすることができる。
７から延在した電極５０６と２層目のコモン用の電極２
１７とが直接接触する構成とすることができる。そして
そのコンタクトを確実なものとすることができる。
【００７３】このＢＭと２層目のコモン用の電極との接
続は、共通電位を保持するためのものであるから、その
接触抵抗を極力低くする必要がある。このような目的の
ためには、本実施例の構成は有用なものとなる。
続は、共通電位を保持するためのものであるから、その
接触抵抗を極力低くする必要がある。このような目的の
ためには、本実施例の構成は有用なものとなる。
【００７４】〔実施例３〕本実施例は、実施例１に示す
構成において、２層目の配線をチタン膜／アルミニウム
膜／チタン膜でなる３層膜とするのでなく、チタン膜／
アルミニウム膜の２層膜で構成する場合の例を示す。
構成において、２層目の配線をチタン膜／アルミニウム
膜／チタン膜でなる３層膜とするのでなく、チタン膜／
アルミニウム膜の２層膜で構成する場合の例を示す。
【００７５】実施例１で述べたように、２層目の配線を
３層構造とするのは、活性層とのコンタクト、ＩＴＯと
のコンタクト、配線自身抵抗の低減、といった問題を解
決するためである。
３層構造とするのは、活性層とのコンタクト、ＩＴＯと
のコンタクト、配線自身抵抗の低減、といった問題を解
決するためである。
【００７６】しかし、上記のような多層構造は、成膜工
程が多くなるので、作製コストの削減を考えた場合、よ
り層の数が少ないものとすることが好ましい。本実施例
はこの点を考慮し、２層目の配線をチタン膜／アルミニ
ウム膜の２層膜でよいものとした例である。
程が多くなるので、作製コストの削減を考えた場合、よ
り層の数が少ないものとすることが好ましい。本実施例
はこの点を考慮し、２層目の配線をチタン膜／アルミニ
ウム膜の２層膜でよいものとした例である。
【００７７】本実施例は、実施例１とは一部の工程が異
なった構成に関する。本実施例に示す作製工程は、一部
の工程を除いて図３（Ａ）までは実施例１に示したもの
と同じである。
なった構成に関する。本実施例に示す作製工程は、一部
の工程を除いて図３（Ａ）までは実施例１に示したもの
と同じである。
【００７８】まず実施例１に示した作製工程に従って、
図３（Ａ）に示す状態を得る。この時、図２（Ｄ）に示
す工程において、開口３５は形成しない。
図３（Ａ）に示す状態を得る。この時、図２（Ｄ）に示
す工程において、開口３５は形成しない。
【００７９】また、図２（Ｅ）に示す工程において、２
１７〜２１９、さらに３６と２１２〜２１５で示される
２層目の配線を１０００Åのチタン膜と３０００Åのア
ルミニウム膜との２層で構成する。なお当然電極２１６
は形成しない。
１７〜２１９、さらに３６と２１２〜２１５で示される
２層目の配線を１０００Åのチタン膜と３０００Åのア
ルミニウム膜との２層で構成する。なお当然電極２１６
は形成しない。
【００８０】こうして図３（Ａ）に示す状態を得たら、
図６（Ａ）に示すように開口部５０１、５０２、５０
３、６０１を形成する。即ち、第２の層間絶縁膜３０１
に開口５０１〜５０３、さらに６０１を形成する。
図６（Ａ）に示すように開口部５０１、５０２、５０
３、６０１を形成する。即ち、第２の層間絶縁膜３０１
に開口５０１〜５０３、さらに６０１を形成する。
【００８１】図６（Ａ）は図５（Ａ）に対応する。両図
で異なるのは、図６（Ａ）では、開口６０１が形成され
ているが、図５（Ａ）では対応する部分では電極２１６
が形成されている点である。
で異なるのは、図６（Ａ）では、開口６０１が形成され
ているが、図５（Ａ）では対応する部分では電極２１６
が形成されている点である。
【００８２】次にＢＭを構成するチタン膜を成膜し、そ
れをパターニングすることにより、図６（Ｂ）に示す状
態を得る。ここで５０７が本来のＢＭとしての機能を果
たすパターンである。
れをパターニングすることにより、図６（Ｂ）に示す状
態を得る。ここで５０７が本来のＢＭとしての機能を果
たすパターンである。
【００８３】またこのパターン５０６はＢＭ５０７から
延在したパターンと２層目のコモン用の電極２１７とを
直接コンタクトさせるためのパターンである。
延在したパターンと２層目のコモン用の電極２１７とを
直接コンタクトさせるためのパターンである。
【００８４】また、５０４と５０５が端子部を構成する
一層目の電極２１８と２１９にコンタクトした電極であ
る。
一層目の電極２１８と２１９にコンタクトした電極であ
る。
【００８５】またこの工程において、開口６０１の部分
にドレイン領域２９とコンタクトする電極６０２をＢＭ
５０７を構成する材料でもって形成する。
にドレイン領域２９とコンタクトする電極６０２をＢＭ
５０７を構成する材料でもって形成する。
【００８６】本実施例においては、端子部において、Ｂ
Ｍを構成する材料でもって電極が構成されることが実施
例１と異なる点である。また、ＢＭと２層目のコモン電
極２１７とが直接接触する点が実施例１と異なる点であ
る。また画素部分の薄膜トランジスタのドレイン領域に
コンタクトする電極６０２がＢＭ材料でもって形成され
る点が実施例１及び実施例２と異なる。
Ｍを構成する材料でもって電極が構成されることが実施
例１と異なる点である。また、ＢＭと２層目のコモン電
極２１７とが直接接触する点が実施例１と異なる点であ
る。また画素部分の薄膜トランジスタのドレイン領域に
コンタクトする電極６０２がＢＭ材料でもって形成され
る点が実施例１及び実施例２と異なる。
【００８７】図６（Ｂ）に示す状態において、２１７〜
２１９、さらに３６と２１２〜２１５で示される２層目
の配線がチタンとアルミニウムでなる２層膜でよいこと
が明らかになる。
２１９、さらに３６と２１２〜２１５で示される２層目
の配線がチタンとアルミニウムでなる２層膜でよいこと
が明らかになる。
【００８８】即ち、２層目の配線の上面にコンタクトし
ているのは、チタンでなるＢＭ材料である。従って、２
層目の配線の上面がアルミニウムであっても何ら問題な
くオーム接触をとることができる。
ているのは、チタンでなるＢＭ材料である。従って、２
層目の配線の上面がアルミニウムであっても何ら問題な
くオーム接触をとることができる。
【００８９】従って、本実施例においては、２層目の配
線を下層がチタン膜で上層がアルミニウム膜である２層
構造とすることができる。
線を下層がチタン膜で上層がアルミニウム膜である２層
構造とすることができる。
【００９０】図６（Ｂ）に示す状態を得たら、３層目の
層間絶縁膜５０８を成膜する。ここでは、実施例１と同
様に酸化珪素膜でもって３層目の層間絶縁膜５０８を形
成する。（図６（Ｃ））
層間絶縁膜５０８を成膜する。ここでは、実施例１と同
様に酸化珪素膜でもって３層目の層間絶縁膜５０８を形
成する。（図６（Ｃ））
【００９１】さらにコンタクトホールの形成を行う。そ
してＩＴＯ膜をスパッタ法で１５００Åの厚さに成膜す
る。そしてそれをパターニングすることにより、画素電
極５１２を形成する。
してＩＴＯ膜をスパッタ法で１５００Åの厚さに成膜す
る。そしてそれをパターニングすることにより、画素電
極５１２を形成する。
【００９２】また同時にコモン部における電極５１１を
形成する。この電極５１１は後に対抗基板のコモン電極
と接触するために電極となる。また５０９と５１０は、
端子部における電極端子を形成するものとなる。
形成する。この電極５１１は後に対抗基板のコモン電極
と接触するために電極となる。また５０９と５１０は、
端子部における電極端子を形成するものとなる。
【００９３】本実施例の構成を採用した場合、ＢＭ５０
７から延在した電極５０６と２層目のコモン用の電極２
１７とが直接接触する構成とすることができる。そして
そのコンタクトを確実なものとすることができる。
７から延在した電極５０６と２層目のコモン用の電極２
１７とが直接接触する構成とすることができる。そして
そのコンタクトを確実なものとすることができる。
【００９４】このＢＭと２層目のコモン用の電極との接
続は、共通電位を保持するためのものであるから、その
接触抵抗を極力低くする必要がある。このような目的の
ためには、本実施例の構成を採用するは好ましい。
続は、共通電位を保持するためのものであるから、その
接触抵抗を極力低くする必要がある。このような目的の
ためには、本実施例の構成を採用するは好ましい。
【００９５】また、それに加えて２層目の配線をチタン
膜とアルミニウム膜との２層膜で構成することができ
る。このことは、工程を削減できる意味で有用なものと
なる。
膜とアルミニウム膜との２層膜で構成することができ
る。このことは、工程を削減できる意味で有用なものと
なる。
【００９６】〔実施例４〕本実施例は、実施例１〜３で
示す工程におけるＢＭを構成する材料の成膜の際に、Ｂ
Ｍが成膜中に高い電位を有し、絶縁膜を静電破壊しない
ようにするための工夫に関する。
示す工程におけるＢＭを構成する材料の成膜の際に、Ｂ
Ｍが成膜中に高い電位を有し、絶縁膜を静電破壊しない
ようにするための工夫に関する。
【００９７】実施例１〜３に示したようにＢＭは最終的
には所定の電位になるべく構成される。しかし、ＢＭの
成膜の際（普通スパッタ法が利用される）には、成膜途
中のＢＭに電荷が蓄積され、ＢＭが他部に対して電位を
有してしまうことが懸念される。
には所定の電位になるべく構成される。しかし、ＢＭの
成膜の際（普通スパッタ法が利用される）には、成膜途
中のＢＭに電荷が蓄積され、ＢＭが他部に対して電位を
有してしまうことが懸念される。
【００９８】本実施例はこの問題を解決するものであ
る。図７に本実施例に示す構成の概略を示す。まず図７
（Ｂ）に示すように基板７０１上に第１の層間絶縁膜７
０２と２層目の配線７０３を形成する。ここで、２層目
の配線の一部を基板７０１の角の部分まで延在させて設
けておく。
る。図７に本実施例に示す構成の概略を示す。まず図７
（Ｂ）に示すように基板７０１上に第１の層間絶縁膜７
０２と２層目の配線７０３を形成する。ここで、２層目
の配線の一部を基板７０１の角の部分まで延在させて設
けておく。
【００９９】そして２層目の層間絶縁膜をプラズマＣＶ
Ｄ法で成膜する際において、図７（Ａ）に示すように、
２層目の配線の延在部分７０２が存在する部分を基板７
０１を抑える爪７０５で押さて、電極７００上に配置す
る。
Ｄ法で成膜する際において、図７（Ａ）に示すように、
２層目の配線の延在部分７０２が存在する部分を基板７
０１を抑える爪７０５で押さて、電極７００上に配置す
る。
【０１００】そしてこの状態において、図７（Ｂ）に示
すように２層目の層間絶縁膜７０４の成膜を行う。する
と、爪７０５が存在していた部分には成膜が行われない
状態となる。
すように２層目の層間絶縁膜７０４の成膜を行う。する
と、爪７０５が存在していた部分には成膜が行われない
状態となる。
【０１０１】そして、ＢＭ材料をスパッタ法なりで成膜
する。すると、成膜と同時に延在した２層目の配線７０
３とＢＭ膜７０６とがコンタクトする。このようにする
と、ＢＭ材料の成膜途中、またはコモン電極の形成の前
にＢＭ材料が特定の電位になってしまうことを抑制する
ことができる。
する。すると、成膜と同時に延在した２層目の配線７０
３とＢＭ膜７０６とがコンタクトする。このようにする
と、ＢＭ材料の成膜途中、またはコモン電極の形成の前
にＢＭ材料が特定の電位になってしまうことを抑制する
ことができる。
【０１０２】なお、７０２は２層目の配線が形成される
基体となる絶縁膜である。
基体となる絶縁膜である。
【０１０３】
【発明の効果】本明細書で開示する発明を用いること
で、ブラックマトリクスが帯電してしまう問題を解決す
ることができる。即ち、ブラックマトリクスが帯電して
しまうことによって生じる作製工程における不良の発生
を抑制することができる。また装置完成後における信頼
性を向上させることができる。
で、ブラックマトリクスが帯電してしまう問題を解決す
ることができる。即ち、ブラックマトリクスが帯電して
しまうことによって生じる作製工程における不良の発生
を抑制することができる。また装置完成後における信頼
性を向上させることができる。
【図１】 アクティブマトリクス型の液晶表示装置の概
要を示す図。
要を示す図。
【図２】 アクティブマトリクス型の液晶表示装置の作
製工程を示す図。
製工程を示す図。
【図３】 アクティブマトリクス型の液晶表示装置の作
製工程を示す図。
製工程を示す図。
【図４】 アクティブマトリクス型の液晶表示装置の作
製工程を示す図。
製工程を示す図。
【図５】 アクティブマトリクス型の液晶表示装置の作
製工程を示す図。
製工程を示す図。
【図６】 アクティブマトリクス型の液晶表示装置の作
製工程を示す図。
製工程を示す図。
【図７】 ＢＭ材料の成膜状態を示す図。
１０１ アクティブマトリクス領域
１０２ ＢＭ（ブラックマトリクス）
に形成された開口部 １０３ 周辺駆動回路 １０４ 端子 １０５、１０６、１００ コモン電極 １０７ アクティブマトリクス回路の
拡大図 １０８ ゲイト線 １０９ ソース線 １１０ 薄膜トランジスタ １１１ 周辺駆動回路 ２０１ ガラス基板 ２０２、２０３、２０４ 活性層 ２０５ ゲイト絶縁膜 ２０６、２０８、２１０ ゲイト電極 ２０７、２０９、２１１ 陽極酸化膜 ２１、２６、２７ ソース領域 ２３、２４、２９ ドレイン領域 ２２、２５、２８ チャネル形成領域 ２１２ 層間絶縁膜 ３０〜３５ コンタクト開口 ２１８、２１９ 端子電極 ２１７ コモン電極 ３６、２１４、２１５ ソース電極 ２１２、２１３、２１６ ドレイン電極 ３０１ 層間絶縁膜 ３０２ ＢＭ（ブラックマトリクス） ３０３ コモン電極 ２２１ 層間絶縁膜 ２２６ 端子電極 ２２７ コモン電極 ２２８ 画素電極
に形成された開口部 １０３ 周辺駆動回路 １０４ 端子 １０５、１０６、１００ コモン電極 １０７ アクティブマトリクス回路の
拡大図 １０８ ゲイト線 １０９ ソース線 １１０ 薄膜トランジスタ １１１ 周辺駆動回路 ２０１ ガラス基板 ２０２、２０３、２０４ 活性層 ２０５ ゲイト絶縁膜 ２０６、２０８、２１０ ゲイト電極 ２０７、２０９、２１１ 陽極酸化膜 ２１、２６、２７ ソース領域 ２３、２４、２９ ドレイン領域 ２２、２５、２８ チャネル形成領域 ２１２ 層間絶縁膜 ３０〜３５ コンタクト開口 ２１８、２１９ 端子電極 ２１７ コモン電極 ３６、２１４、２１５ ソース電極 ２１２、２１３、２１６ ドレイン電極 ３０１ 層間絶縁膜 ３０２ ＢＭ（ブラックマトリクス） ３０３ コモン電極 ２２１ 層間絶縁膜 ２２６ 端子電極 ２２７ コモン電極 ２２８ 画素電極
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 27/08 ３３１Ｅ ５Ｆ０４８
27/08 ３３１ 29/78 ６１９Ｂ ５Ｆ１１０
29/786 ６１２Ｂ
６２３Ａ
21/88 Ｓ
(72)発明者 須沢 英臣
神奈川県厚木市長谷398番地 株式会社半
導体エネルギー研究所内
(72)発明者 山口 直明
神奈川県厚木市長谷398番地 株式会社半
導体エネルギー研究所内
Ｆターム(参考） 2H090 HA04 HD07 LA01 LA04 LA05
2H091 FA34Y GA02 GA07 GA13
LA07
2H092 GA64 JB52 JB53 JB54 KB24
NA14
4M104 BB02 BB39 CC05 DD37 HH03
5F033 HH08 HH18 HH38 JJ01 JJ08
JJ18 JJ38 KK04 KK18 MM05
QQ37 RR04 RR06 VV03 VV15
5F048 AA07 AB10 AC01 AC04 BA16
BC16 BF01 BF11
5F110 AA22 BB02 BB04 CC02 DD02
DD13 DD15 EE06 EE34 EE44
FF02 FF30 GG02 GG13 GG45
HJ01 HJ13 HJ23 HL03 HL04
HL11 HL12 HM14 NN03 NN04
NN22 NN23 NN24 NN35 NN42
NN43 NN46 NN54 NN58 NN72
PP01 PP03 QQ11
Claims (5)
- 【請求項１】基板上に薄膜トランジスタを少なくとも１
つ有する表示装置であって、 前記薄膜トランジスタを覆う第１の絶縁膜と、 前記第１の絶縁膜上に設けられた第２の絶縁膜と、 前記第２の絶縁膜上に設けられた遮光膜と、 前記遮光膜を覆う第３の絶縁膜と、 前記薄膜トランジスタに電気的に接続され、前記第３の
絶縁膜上に設けられた透明導電膜でなる画素電極と、 前記遮光膜に電気的に接続され、前記第３の絶縁膜上に
設けられた、前記透明導電膜でなる電極と、 を有することを特徴とするアクティブマトリクス型表示
装置。 - 【請求項２】基板上に薄膜トランジスタを少なくとも１
つ有する表示装置であって、 前記薄膜トランジスタを覆う第１の絶縁膜と、 前記第１の絶縁膜上に設けられた、コモン電極と前記薄
膜トランジスタのソース電極と、 前記薄膜トランジスタの前記ソース電極及び前記コモン
電極を覆う第２の絶縁膜と、 前記第２の絶縁膜上に設けられた遮光膜と、 前記遮光膜を覆う第３の絶縁膜と、 前記薄膜トランジスタに電気的に接続され、前記第３の
絶縁膜上に設けられた透明導電膜でなる画素電極と、 前記第３の絶縁膜上に設けられ、前記画素電極と同じ材
料でなる接続用電極と、 端子部と、を有し、 前記コモン電極は前記ソース配線と同じ材料でなる電極
であり、 前記接続用電極によって、前記遮光膜は前記コモン電極
に電気的に接続され、 前記端子部は、前記第１の絶縁膜上に設けられ前記ソー
ス電極と同じ材料でなる第１の導電膜と、前記第１の導
電膜上に設けられ前記画素電極と同じ材料でなる第２の
導電膜とを有することを特徴とするアクティブマトリク
ス型表示装置。 - 【請求項３】基板上に、薄膜トランジスタに接続された
画素電極が設けられた画素部と、前記画素部の薄膜トラ
ンジスタを駆動するための、薄膜トランジスタを用いた
周辺駆動回路とを有する表示装置であって、 前記画素部及び前記周辺駆動回路の薄膜トランジスタを
覆う第１の絶縁膜と、 前記第１の絶縁膜上に設けられたコモン電極と、 前記第１の絶縁膜及び前記コモン電極を覆う第２の絶縁
膜と、 前記画素部に設けられ、かつ前記第２の絶縁膜上に設け
られた遮光膜と、 前記第２の絶縁膜及び前記遮光膜を覆う第３の絶縁膜
と、 前記第３の絶縁膜上に設けられた接続用電極と、を有
し、 前記コモン電極は前記画素部及び前記周辺駆動回路の薄
膜トランジスタの前記第１の絶縁膜上に設けられている
電極と同じ材料でなる電極であり、 前記画素電極は前記第３の絶縁膜上に設けられた透明導
電膜でなる電極であり、 前記接続用電極は前記画素電極と同じ透明導電膜でなる
電極であり、 前記接続用電極によって、前記遮光膜は前記コモン電極
に電気的に接続されていることを特徴とするアクティブ
マトリクス型表示装置。 - 【請求項４】請求項１〜３のいずれか一項において、前
記透明導電膜はITOでなることを特徴とするアクティブ
マトリクス型表示装置。 - 【請求項５】請求項１〜４のいずれか一項に記載の表示
装置をアクティブマトリクス型の液晶表示装置に用いた
ことを特徴とするアクティブマトリクス型表示装置。
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| JP2011119706A (ja) * | 2009-10-30 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
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