JP2005129581A

JP2005129581A - 半導体装置の製造方法

Info

Publication number: JP2005129581A
Application number: JP2003360898A
Authority: JP
Inventors: Masayuki Takenaka; 正幸竹中; Takashi Harada; 剛史原田; Tetsuya Ueda; 哲也上田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-10-21
Filing date: 2003-10-21
Publication date: 2005-05-19

Abstract

【課題】配線層の間の意図せぬ導通を防ぐことにより、半導体装置を高い歩留りで製造する。
【解決手段】半導体基板の表面に形成された絶縁膜１０１中に隣り合う一対の凹部を形成する工程と、一対の凹部に導電膜を堆積する工程と、一対の凹部からはみ出した導電膜を除去し、一対の凹部に導電膜を埋め込み一対の配線１０７を形成する工程と、一対の配線１０７を含む絶縁膜１０１上にレジスト１０９を塗布し、一対の配線１０７上にレジストパターンが残るようなマスクを用いて露光現像を行う工程とを含み、露光後に現像を行うことによりレジストパターンを形成し、レジストパターンを除去するまでの工程において一対の配線間の意図せぬ導通部分１０８を除去する。
【選択図】図２

Description

この発明は、特に隣り合う配線構造を形成する半導体装置の製造方法に関するものである。

半導体装置の高集積化に伴い、隣接する配線層の間隔は縮小されている。隣接する配線層の間隔が縮小されると、配線層の間の意図せぬ導通の頻度が増大するために、半導体装置の歩留まりは低下する。特に、配線材料として銅を使用する場合には、配線材料の除去にドライエッチングではなくＣＭＰを用いる必要があるため、この問題が顕著化する。

以下、図２０（ａ）〜（ｅ）を参照しながら、従来の技術における半導体装置の製造方法を説明する。

まず、図２０（ａ）に示すように、半導体基板（不図示）の表面にプラズマＣＶＤにより絶縁膜１を成膜し、リソグラフィーおよびドライエッチングを適用することによって、絶縁膜１の内部に配線溝２を形成する。

次に、図２０（ｂ）に示すように、ＰＶＤにより配線溝２の内部にバリア膜３およびＣｕ膜４を成膜した後、めっきによりＣｕ膜４の表面にＣｕ膜５を成膜する。

次に、半導体基板を加熱する。これにより、図２０（ｃ）に示すように、Ｃｕ膜４とＣｕ膜５の境界は消失し、両者が一体となったＣｕ膜６が生成する。

最後に、ＣＭＰにより絶縁膜１の表面のバリア膜３およびＣｕ膜６を除去して配線層７を形成することにより、図２１に示すような半導体装置が完成する（例えば特許文献１）。
特開２０００−３３１９９１号公報

しかしながら、上記のような半導体装置の製造方法には、下記のような課題があることが見出されている。

ＣＭＰ中に硬度の高い異物が発生し、これがＣｕ膜を損傷するというものが考えられている。また、隣接する配線間の間隔が縮小されると、図２２に示すように、ＣＭＰの際に配線層７間にＣｕブリッジ８が発生し、半導体装置の歩留りを著しく低下させる。

したがって、この発明の目的は、上記の問題を解決するためになされたものであり、配線層の間の意図せぬ導通を防ぐことにより、半導体装置を高い歩留りで製造することができる半導体装置の製造方法を提供することである。

上記目的を達成するためにこの発明の請求項１記載の半導体装置の製造方法は、半導体基板の表面に形成された絶縁膜中に隣り合う凹部を形成する工程と、前記隣り合う凹部に導電膜を堆積する工程と、前記隣り合う凹部からはみ出した前記導電膜を除去し、隣り合う配線を形成する工程と、前記隣り合う配線を含む絶縁膜上にレジストを塗布し、前記隣り合う配線上にレジストパターンが残るようなマスクを用いて露光現像を行う工程とを含み、前記露光後に現像を行うことによりレジストパターンを形成し、前記レジストパターンを除去するまでの工程において前記隣り合う配線間の意図せぬ導通部分を除去する。

請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記レジストパターンを形成した後、ドライエッチングもしくはウェットエッチングにより、前記隣り合う配線間の意図せぬ導通部分を除去する。

請求項３記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記露光現像工程において、前記隣り合う凹部を形成したマスクを用い、露光後前記隣り合う配線上にレジストパターンが残るようなレジストを用いる。

請求項４記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記露光現像工程において、前記隣り合う凹部を形成したマスクの反転マスクを用い、露光後前記隣り合う配線上にレジストパターンが残るようなレジストを用いる。

請求項５記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記露光現像工程において、前記配線上に残すレジストパターンの幅が配線幅よりも広い。

請求項６記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記凹部は、シングルダマシンの配線溝、デュアルダマシンの配線溝、もしくは下層配線との接続孔である。

請求項７記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記隣り合う配線間の距離は、０．２５μｍ以下である。

この発明の請求項１記載の半導体装置の製造方法によれば、一対の凹部に導電膜を埋め込み一対の配線を形成する工程と、一対の配線を含む絶縁膜上にレジストを塗布し、一対の配線上にレジストパターンが残るようなマスクを用いて露光現像を行う工程とを含み、露光後に現像を行うことによりレジストパターンを形成し、レジストパターンを除去するまでの工程において一対の配線間の意図せぬ導通部分を除去するので、配線間の意図せぬ導通を防止し、従来の技術に比べて半導体装置を高い歩留りで製造することが可能となる。

請求項２では、レジストパターンを形成した後、ドライエッチングもしくはウェットエッチングにより、一対の配線間の意図せぬ導通部分を除去するので、配線間の意図せぬ導通部分が非常に大きい場合でも、従来の技術で問題となっているような配線間の意図せぬ導通は発生しない。

請求項３では、露光現像工程において、一対の凹部を形成したマスクを用い、露光後一対の配線上にレジストパターンが残るようなレジストを用いるので、半導体装置の製造費用において大きな割合を占めるマスク費用を増加させることなく、半導体装置の高い歩留りを得ることができる。

請求項４では、露光現像工程において、一対の凹部を形成したマスクの反転マスクを用い、露光後一対の配線上にレジストパターンが残るようなレジストを用いるので、レジストパターンの形成に際して、特別なレジスト塗布装置を準備する必要がなくなる。また、レジストパターンの形成条件は、凹部形成におけるレジストパターンの形成条件を流用することができるので、比較的簡便に行うことができる。

請求項５では、露光現像工程において、配線上に残すレジストパターンの幅が配線幅よりも広いので、配線はレジストパターンにより保護され、選択的に配線間の意図せぬ導通部分を除去することができる。

請求項６では、凹部は、シングルダマシンの配線溝、デュアルダマシンの配線溝、もしくは下層配線との接続孔であっても、上記の効果が得られる。

請求項７では、一対の配線間の距離は、０．２５μｍ以下であるので、配線間の意図せぬ導通の頻度が増大するために上記の効果が得られることは特に有効である。

この発明の第１の実施の形態を図１〜図３に基づいて説明する。図１〜３は本発明の第１の実施形態の半導体装置の製造方法を示す工程断面図である。

図１〜３に示すように、半導体基板の表面に形成された絶縁膜１０１中に隣り合う一対の凹部（配線溝）１０２を形成する工程と、一対の凹部１０２に導電膜を堆積する工程と、一対の凹部１０２からはみ出した導電膜を除去し、一対の凹部１０２に導電膜を埋め込み一対の配線１０７を形成する工程と、一対の配線１０７を含む絶縁膜１０１上にレジスト１０９を塗布し、一対の配線１０７上にレジストパターン１１０が残るようなマスクを用いて露光現像を行う工程とを含む。露光後に現像を行うことによりレジストパターン１１０を形成し、レジストパターン１１０を除去するまでの工程において一対の配線１０７間の意図せぬ導通部分１０８を除去する。

第１の実施形態では、配線マスクを用いてパターン形成する。すなわち、図１（ａ）に示すように、半導体基板（不図示）の表面にプラズマＣＶＤにより絶縁膜１０１を成膜し、リソグラフィーおよびドライエッチングを適用することによって、絶縁膜１０１の内部に隣り合う配線溝１０２を形成する。

ただし、配線溝１０２のパターンをリソグラフィーにより形成する場合、ネガレジスト、すなわち露光された領域が現像後に残るようなレジスト膜を使用する。

次に、図１（ｂ）に示すように、ＰＶＤにより配線溝１０２の内部にバリア膜１０３およびＣｕ膜１０４を成膜した後、めっきによりＣｕ膜１０４の表面にＣｕ膜１０５を成膜する。

次に、半導体基板を加熱する。これにより、図１（ｃ）に示すように、Ｃｕ膜１０４とＣｕ膜１０５の境界は消失し、両者が一体となったＣｕ膜１０６が生成する。

次に、図２（ｄ）に示すように、ＣＭＰにより配線溝１０２からはみ出した絶縁膜１０１の表面のＣｕ膜１０６およびバリア膜１０３を除去する。これにより配線層１０７が形成される。

このとき、埋め込み配線１０７の間にＣｕブリッジ１０８が発生する。

次に、図２（ｅ）に示すように、配線上にポジレジスト、すなわち露光されなかった領域が現像後に残るようなレジスト膜１０９を塗布する。本実施形態では、ポジレジストとして、アセタール系・アリル系の酸増幅型を用いている。膜厚は４５０ｎｍとしている。

次に、図２（ｆ）に示すように、ポジレジスト上に配線溝１０２形成時に使用した配線用マスクを通じてＫｒｆエキシマレーザー光を露光エネルギー３６０ｍＪで照射する。

次に、図３（ｇ）に示すように、アルカリ溶液の現像液を用いて現像を行うことによりレジストパターン１１０を形成する。ここで、レジストパターン１１０は配線溝１０２の幅より広い幅で形成する。このとき、配線層１０７はレジストパターン１１０により保護されているため、現像液により選択的にＣｕブリッジ１０８が溶解して消失する。

最後に、アッシングと洗浄を行いレジストパターン１１０を除去することにより、図３（ｈ）に示すような半導体装置が完成する。なお、以上の説明から明らかなように、本実施形態では配線層１０７の間のＣｕブリッジ１０８をレジストパターン１１０形成時の現像工程により除去しているため、従来の技術で問題となっているような配線層１０７の間の意図せぬ導通は発生しない。

なお、本実施形態では、レジストパターン１１０の形成に、配線溝１０７の形成時に用いたマスクをそのまま使用している。これにより、半導体装置の製造費用において大きな割合を占めるマスク費用を増加させることなく、半導体装置の高い歩留りを得ることができることが、本実施形態の特徴である。また、一対の配線間の距離は、０．２５μｍ以下であると有効である。

また、本実施形態はシングルダマシンプロセスについてであるが、図４（ａ）に示すような、ビア１０と配線溝１１が隣り合う構造や、図４（ｂ）に示すような、配線溝とスルーホールに同時にＣｕを埋め込んで、配線層１２を形成するデュアルダマシンプロセスでも同様に適用することが可能である。

この発明の第２の実施の形態を図５〜図７に基づいて説明する。図５〜７は本発明の第２の実施形態の半導体装置の製造方法を示す工程断面図である。なお、図５〜７において、図１〜３と同一の構成要素には同一の符号を付与することにより詳細な説明を省略する。

第２の実施形態では、配線マスクを用いてドライエッチングを行う。すなわち、図５（ａ）に示すように、半導体基板（不図示）の表面にプラズマＣＶＤにより絶縁膜１０１を成膜し、リソグラフィーおよびドライエッチングを適用することによって、絶縁膜１０１の内部に隣り合う配線溝１０２を形成する。

次に、図５（ｂ）に示すように、ＰＶＤにより配線溝１０２の内部にバリア膜１０３およびＣｕ膜１０４を成膜した後、めっきによりＣｕ膜１０４の表面にＣｕ膜１０５を成膜する。

次に、半導体基板を加熱する。これにより、図５（ｃ）に示すように、Ｃｕ膜１０４とＣｕ膜１０５の境界は消失し、両者が一体となったＣｕ膜１０６が生成する。

次に、図６（ｄ）に示すように、ＣＭＰにより配線溝１０２からはみ出した絶縁膜１０１の表面のＣｕ膜１０６およびバリア膜１０３を除去する。これにより配線層１０７が形成される。

次に、図６（ｅ）に示すように、配線上にポジレジスト１０９を塗布する。膜厚は４５０ｎｍとする。

次に、図６（ｆ）に示すように、ポジレジスト上に配線溝１０２形成時に使用した配線用マスクを通じてＫｒｆエキシマレーザー光を露光エネルギー３６０ｍＪで照射する。

次に、図７（ｇ）に示すように、アルカリ溶液の現像液を用いて現像を行うことによりレジストパターン１１０を形成する。ここで、レジストパターン１１０は配線溝１０２の幅より広い幅で形成する。

次に、図７（ｈ）に示すように、エッチングガス(ＳｉＣｌ₄／Ｃｌ₂／Ｎ₂とＮＨ₃の混合ガス)を用い、２２０〜３００℃の温度で、２０〜８０ｍＴｏｒｒにおいてＲＦパワー５００Ｗでドライエッチングを行い、Ｃｕブリッジ１０８を除去する。

最後に、アッシングと洗浄を行いレジストパターン１１０を除去することにより、図７（ｉ）に示すような半導体装置が完成する。なお、以上の説明から明らかなように、本実施形態では配線層１０７の間のＣｕブリッジ１０８をドライエッチングにより除去しているため、Ｃｕブリッジ１０８が非常に大きい場合でも、従来の技術で問題となっているような配線層１０７の間の意図せぬ導通は発生しない。

なお、本実施形態では、レジストパターン１１０の形成に、配線溝１０２の形成時に用いたマスクをそのまま使用している。これにより、半導体装置の製造費用において大きな割合を占めるマスク費用を増加させることなく、半導体装置の高い歩留りを得ることができることが、本実施形態の特徴である。

また、本実施形態はシングルダマシンプロセスについてであるが、図４と同様に配線溝とスルーホールに同時にＣｕを埋め込んで、配線層を形成するデュアルダマシンプロセスでも同様に適用することが可能である。

この発明の第３の実施の形態を図８〜図１０に基づいて説明する。図８〜１０は本発明の第３の実施形態の半導体装置の製造方法を示す工程断面図である。なお、図８〜１０において、図１〜３と同一の構成要素には同一の符号を付与することにより詳細な説明を省略する。

第３の実施形態では、配線マスクを用いてウエットエッチングを行う。すなわち、図８（ａ）に示すように、半導体基板（不図示）の表面にプラズマＣＶＤにより絶縁膜１０１を成膜し、リソグラフィーおよびドライエッチングを適用することによって、絶縁膜１０１の内部に隣り合う配線溝１０２を形成する。

次に、図８（ｂ）に示すように、ＰＶＤにより配線溝１０２の内部にバリア膜１０３およびＣｕ膜１０４を成膜した後、めっきによりＣｕ膜１０４の表面にＣｕ膜１０５を成膜する。

次に、半導体基板を加熱する。これにより、図８（ｃ）に示すように、Ｃｕ膜１０４とＣｕ膜１０５の境界は消失し、両者が一体となったＣｕ膜１０６が生成する。

次に、図９（ｄ）に示すように、ＣＭＰにより配線溝１０２からはみ出した絶縁膜１０１の表面のＣｕ膜１０６およびバリア膜１０３を除去する。これにより配線層１０７が形成される。

次に、図９（ｅ）に示すように、配線上にポジレジスト１０９を塗布する。膜厚は４５０ｎｍとする。

次に、図９（ｆ）に示すように、ポジレジスト上に配線溝１０２形成時に使用した配線用マスクを通じてＫｒｆエキシマレーザー光を露光エネルギー３６０ｍＪで照射する。

次に、図１０（ｇ）に示すように、アルカリ溶液の現像液を用いて現像を行うことによりレジストパターン１１０を形成する。ここで、レジストパターン１１０は配線溝１０２の幅より広い幅で形成する。

次に、図１０（ｈ）に示すように、フッ酸と硝酸の混合液の薬液を用いてウエットエッチングを行い、Ｃｕブリッジ１０８を除去する。

最後に、アッシングと洗浄を行いレジストパターン１１０を除去することにより、図１０（ｉ）に示すような半導体装置が完成する。なお、以上の説明から明らかなように、本実施形態では配線層１０７の間のＣｕブリッジ１０８をウエットエッチングにより除去しているため、Ｃｕブリッジ１０８が非常に大きい場合でも、従来の技術で問題となっているような配線層１０７の間の意図せぬ導通は発生しない。

この発明の第４の実施の形態を図１１〜図１３に基づいて説明する。図１１〜１３は本発明の第４の実施形態の半導体装置の製造方法を示す工程断面図である。なお、図１１〜１３において、図１〜３と同一の構成要素には同一の符号を付与することにより詳細な説明を省略する。

第４の実施形態では、配線マスクの反転マスクを用いてパターン形成する。すなわち、図１１（ａ）に示すように、半導体基板（不図示）の表面にプラズマＣＶＤにより絶縁膜１０１を成膜し、リソグラフィーおよびドライエッチングを適用することによって、絶縁膜１０１の内部に隣り合う配線溝１０２を形成する。

次に、図１１（ｂ）に示すように、ＰＶＤにより配線溝１０２の内部にバリア膜１０３およびＣｕ膜１０４を成膜した後、めっきによりＣｕ膜１０４の表面にＣｕ膜１０５を成膜する。

次に、半導体基板を加熱する。これにより、図１１（ｃ）に示すように、Ｃｕ膜１０４とＣｕ膜１０５の境界は消失し、両者が一体となったＣｕ膜１０６が生成する。

次に、図１２（ｄ）に示すように、ＣＭＰにより配線溝１０２からはみ出した絶縁膜１０１の表面のＣｕ膜１０６およびバリア膜１０３を除去する。これにより配線層１０７が形成される。

次に、図１２（ｅ）に示すように、配線上にネガレジスト、すなわち露光された領域が現像後に残るようなレジスト膜１０９を塗布する。本実施形態では、ネガレジストとして、アセタール系・アリル系の酸増幅型を用いている。膜厚は４５０ｎｍとしている。

次に、図１２（ｆ）に示すように、ネガレジスト上に配線溝１０２形成時に使用した配線用マスクの反転マスクを通じてＫｒｆエキシマレーザー光を露光エネルギー３６５ｍＪで照射する。

次に、図１３（ｇ）に示すように、アルカリ溶液の現像液を用いて現像を行うことによりレジストパターン１１０を形成する。ここで、レジストパターン１１０は配線溝１０２の幅より広い幅で形成する。このとき、配線層１０７はレジストパターン１１０により保護されているため、現像液により選択的にＣｕブリッジ１０８が溶解して消失する。

最後に、アッシングと洗浄を行いレジストパターン１１０を除去することにより、図１３（ｈ）に示すような半導体装置が完成する。なお、以上の説明から明らかなように、本実施形態では配線層１０７の間のＣｕブリッジ１０８をレジストパターン１１０形成時の現像工程により除去しているため、従来の技術で問題となっているような配線層１０７の間の意図せぬ導通は発生しない。

なお、本実施形態では、レジストパターン１１０の形成に、配線溝１０２の形成時に用いたマスクを反転したマスクを使用している。これにより、レジストパターン１１０の形成に際して、特別なレジスト塗布装置を準備する必要がなくなる。また、レジストパターン１１０の形成条件は、配線溝１０２形成におけるレジストパターンの形成条件を流用することができる。すなわち、比較的簡便に実施可能であることが、本実施形態の特徴である。

この発明の第５の実施の形態を図１４〜図１６に基づいて説明する。図１４〜１６は本発明の第５の実施形態の半導体装置の製造方法を示す工程断面図である。なお、図１４〜１６において、図１〜３と同一の構成要素には同一の符号を付与することにより詳細な説明を省略する。

第５の実施形態では、配線マスクの反転マスクを用いてドライエッチングを行う。すなわち、図１４（ａ）に示すように、半導体基板（不図示）の表面にプラズマＣＶＤにより絶縁膜１０１を成膜し、リソグラフィーおよびドライエッチングを適用することによって、絶縁膜１０１の内部に隣り合う配線溝１０２を形成する。

次に、図１４（ｂ）に示すように、ＰＶＤにより配線溝１０２の内部にバリア膜１０３およびＣｕ膜１０４を成膜した後、めっきによりＣｕ膜１０４の表面にＣｕ膜１０５を成膜する。

次に、半導体基板を加熱する。これにより、図１４（ｃ）に示すように、Ｃｕ膜１０４とＣｕ膜１０５の境界は消失し、両者が一体となったＣｕ膜１０６が生成する。

次に、図１５（ｄ）に示すように、ＣＭＰにより絶縁膜１０１の表面のＣｕ膜１０６およびバリア膜１０３を除去する。これにより配線層１０７が形成される。

次に、図１５（ｅ）に示すように、配線上にネガレジスト１０９を塗布する。膜厚は４５０ｎｍとする。

次に、図１５（ｆ）に示すように、ネガレジスト上に配線溝１０２形成時に使用した配線用マスクの反転マスクを通じてＫｒｆエキシマレーザー光を露光エネルギー３６５ｍＪで照射する。

次に、図１６（ｇ）に示すように、アルカリ溶液の現像液を用いて現像を行うことによりレジストパターン１１０を形成する。ここで、レジストパターン１１０は配線溝１０２の幅より広い幅で形成する。

次に、図１６（ｈ）に示すように、エッチングガス(ＳｉＣｌ₄／Ｃｌ₂／Ｎ₂とＮＨ₃の混合ガス)を用い、２２０〜３００℃以上の温度で、２０〜８０ｍＴｏｒｒにおいてＲＦパワー５００Ｗでドライエッチングを行い、Ｃｕブリッジ１０８を除去する。

最後に、アッシングと洗浄を行いレジストパターン１１０を除去することにより、図１６（ｉ）に示すような半導体装置が完成する。なお、以上の説明から明らかなように、本実施形態では配線層１０７の間のＣｕブリッジ１０８をドライエッチングにより除去しているため、Ｃｕブリッジ１０８が非常に大きい場合でも、従来の技術で問題となっているような配線層１０７の間の意図せぬ導通は発生しない。

この発明の第６の実施の形態を図１７〜図１９に基づいて説明する。図１７〜１９は本発明の第６の実施形態の半導体装置の製造方法を示す工程断面図である。なお、図１７〜１９において、図１〜３と同一の構成要素には同一の符号を付与することにより詳細な説明を省略する。

第６の実施形態では、配線マスクの反転マスクを用いてウエットエッチングを行う。すなわち、図１７（ａ）に示すように、半導体基板（不図示）の表面にプラズマＣＶＤにより絶縁膜１０１を成膜し、リソグラフィーおよびドライエッチングを適用することによって、絶縁膜１０１の内部に隣り合う配線溝１０２を形成する。

次に、図１７（ｂ）に示すように、ＰＶＤにより配線溝１０２の内部にバリア膜１０３およびＣｕ膜１０４を成膜した後、めっきによりＣｕ膜１０４の表面にＣｕ膜１０５を成膜する。

次に、半導体基板を加熱する。これにより、図１７（ｃ）に示すように、Ｃｕ膜１０４とＣｕ膜１０５の境界は消失し、両者が一体となったＣｕ膜１０６が生成する。

次に、図１８（ｄ）に示すように、ＣＭＰにより配線溝１０２からはみ出した絶縁膜１０１の表面のＣｕ膜１０６およびバリア膜１０３を除去する。これにより配線層１０７が形成される。

次に、図１８（ｅ）に示すように、配線上にネガレジスト１０９を塗布する。膜厚は４５０ｎｍとする。

次に、図１８（ｆ）に示すように、ネガレジスト上に配線溝１０２形成時に使用した配線用マスクの反転マスクを通じてＫｒｆエキシマレーザー光を露光エネルギー３６５ｍJで照射する。

次に、図１９（ｇ）に示すように、アルカリ溶液の現像液を用いて現像を行うことによりレジストパターン１１０を形成する。ここで、レジストパターン１１０は配線溝１０２の幅より広い幅で形成する。

次に、図１９（ｈ）に示すように、フッ酸と硝酸の混合液の薬液を用いてウエットエッチングを行い、Ｃｕブリッジ１０８を除去する。

最後に、アッシングと洗浄を行いレジストパターン１１０を除去することにより、図１９（ｉ）に示すような半導体装置が完成する。なお、以上の説明から明らかなように、本実施形態では配線層１０７の間のＣｕブリッジ１０８をウエットエッチングにより除去しているため、Ｃｕブリッジ１０８が非常に大きい場合でも、従来の技術で問題となっているような配線層１０７の間の意図せぬ導通は発生しない。

本発明に係る半導体装置の製造方法は、配線間の意図せぬ導通を防止し、従来の技術に比べて半導体装置を高い歩留りで製造することが可能となる等の効果を有し、特に隣り合う配線構造を形成する配線の形成方法として有用である。

本発明の第１の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第１の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第１の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の実施形態の適用例を示す断面図である。本発明の第２の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第２の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第２の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第３の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第３の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第３の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第４の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第４の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第４の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第５の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第５の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第５の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第６の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第６の実施形態の半導体装置の製造方法を示す工程断面図である。本発明の第６の実施形態の半導体装置の製造方法を示す工程断面図である。従来の技術による半導体装置の製造方法を説明する工程断面図である。従来の技術による半導体装置の製造方法を説明する工程断面図である。従来の技術による半導体装置の製造方法の問題点を説明する工程断面図である。

符号の説明

１絶縁膜
２配線溝
３バリア膜
４Ｃｕ膜
５Ｃｕ膜
６Ｃｕ膜
７配線層
８Ｃｕブリッジ
１０１絶縁膜
１０２配線溝
１０３バリア膜
１０４Ｃｕ膜
１０５Ｃｕ膜
１０６Ｃｕ膜
１０７配線層
１０８Ｃｕブリッジ
１０９レジスト膜
１１０レジストパターン

Claims

絶縁膜中に隣り合う凹部を形成する工程と、
前記凹部に導電膜を堆積する工程と、
前記凹部からはみ出した前記導電膜を除去し、配線を形成する工程と、
前記配線を含む絶縁膜上にレジストを塗布し、前記配線上にレジストパターンが残るようなマスクを用いて露光現像を行う工程とを含み、
前記露光後に現像を行うことによりレジストパターンを形成し、前記レジストパターンを除去するまでの工程において前記隣り合う配線間の意図せぬ導通部分を除去することを特徴とする半導体装置の製造方法。
前記レジストパターンを形成した後、ドライエッチングもしくはウェットエッチングにより、前記隣り合う配線間の意図せぬ導通部分を除去する請求項１記載の半導体装置の製造方法。
前記露光現像工程において、前記隣り合う凹部を形成したマスクを用い、露光後前記隣り合う配線上にレジストパターンが残るようなレジストを用いる請求項１記載の半導体装置の製造方法。
前記露光現像工程において、前記隣り合う凹部を形成したマスクの反転マスクを用い、露光後前記隣り合う配線上にレジストパターンが残るようなレジストを用いる請求項１記載の半導体装置の製造方法。
前記露光現像工程において、前記配線上に残すレジストパターンの幅が配線幅よりも広い請求項１記載の半導体装置の製造方法。
前記凹部は、シングルダマシンの配線溝、デュアルダマシンの配線溝、もしくは下層配線との接続孔である請求項１記載の半導体装置の製造方法。
前記隣り合う配線間の距離は、０．２５μｍ以下である請求項１記載の半導体装置の製造方法。