JP2005124398A - 電力変換集積回路およびプログラミング方法 - Google Patents

Abstract

【課題】低価格かつ多くの異なる電源と共に動作可能な集積電源コントローラの提供。
【解決手段】単一入力ピン４８に適切なインタフェース回路９２，１００，１１２を接続することにより、電源１０がパワーアップおよびオン／オフスイッチ９６，１０８のトグルの間の特定の動作のためにプログラムされる。１つの動作モードでは、インタフェース回路１００の発光ダイオード１０６が光学的にマイクロプロセッサに結合されオン／オフスイッチ１０８の閉成を通知し、マイクロプロセッサが光カプラ１０２を通して電源１０を制御できるようにする。他の動作モードでは、単一のオン／オフスイッチ９６が電源１０を制御する。さらに別の動作モードでは、インタフェース回路１１２のツェナーダイオード１１８がブラウンアウトおよびブラックアウト状態の間に電源１０を制御する。
【選択図】図１

Description

本発明は、一般的には、集積回路に関し、かつより特定的には、電力変換（ｐｏｗｅｒ ｃｏｎｖｅｒｓｉｏｎ）集積回路に関する。

電源は機械的なスイッチまたはリレーによりオンまたはオフとなるよう制御される。典型的には、集積回路の外部にある付加的な個別部品が電源を、テレビジョンセットのためのケーブル変換器、コンピュータ用モニタ、ビデオカセットレコーダ（ＶＣＲ）、携帯用通信装置のためのバッテリ充電器、コンピュータ用プリンタ、および他の電子システムのような用途において使用するために適応させる。

特定の用途に応じて、電源制御回路のオン／オフ回路は光カプラ、ラッチ、抵抗、および容量のような構成要素または部品を含む。モノリシック回路集積は集積回路の外部の構成要素の数を最小にしかつ電源のコストを低減する。集積回路のコストと共に外部要素の数および形式は異なる電源の間で区別を行なう機能を提供する。典型的には、オン／オフ回路なしのスイッチング・レギュレータは３ピンパッケージ内に製造される。これらの３ピンパッケージ構造の欠点はそれらがパッケージ内で限られた機能を提供することである。

米国特許第5,313,381号公報

したがって、数多くの異なる電源と共に動作可能な高価でない集積電源コントローラを持つことが有利であろう。電源コントローラが電源のオン／オフスイッチ回路を制御するための最小数の個別の外部部品を持つことはさらに有利であろう。

一般に、本発明は電源のオン／オフ機能を制御するために少なくとも４つのモードの動作を備えた回路を提供する。適切なインタフェース回路を状態入力ピンに接続することにより、前記電源は電力が加えられた場合または前記インタフェース回路がアクティベイトまたは活性化された場合に特定のふるまいまたは動作を行なうようプログラムされる。したがって、制御回路と共に集積された状態回路によって提供される多機能性は電源を制御するためのコスト効率のよい解決方法である。

本発明の一態様では、電力変換集積回路が提供され、該電力変換集積回路は、フィードバック信号に応答してパルス幅変調された制御信号を提供するための制御回路（５２）、制御信号を受けるよう結合された第１の入力および第１の基準信号を受けるよう結合された第２の入力を有する少なくとも１つの比較器回路（７６，７８）、そして前記少なくとも１つの比較器（７６，７８）の出力に結合された第１の入力を有するメモリ回路（９０）であって、該メモリ回路（９０）は前記制御信号の値にしたがって前記メモリ回路（９０）の出力状態を設定し、前記メモリ回路（９０）の出力状態は前記制御回路の動作モードを制御するもの、を具備することを特徴とする。

前記少なくとも１つの比較器回路は、前記制御信号を受けるよう結合された第１の入力、前記第１の基準信号を受けるよう結合された第２の入力、および前記メモリ回路（９０）の前記第１の入力に結合された出力を有する第１の比較器（７７）、そして前記制御信号を受けるよう結合された第１の入力、第２の基準信号を受けるよう結合された第２の入力、および前記メモリ回路（９０）の第２の入力に結合された出力を有する第２の比較器（８０）、を含めて構成できる。

本発明の別の態様では、少なくとも４つの外部電気的接続を有する半導体チップが提供され、該半導体チップは、内部レギュレータ（５２）、前記内部レギュレータ（５２）の制御入力に結合された出力（モード）を有する状態回路（５０）、外部グランド基準を前記内部レギュレータの内部グランド基準に結合するための第１の電気的接続端子（３８）、前記内部レギュレータ（５２）の出力からパルス幅変調された出力信号を提供するための第２の電気的接続端子（４０）、前記パルス幅変調された出力信号を制御するために前記内部レギュレータ（５２）の入力においてフィードバック信号を受けるよう結合された第３の電気的接続端子（４６）、そして前記内部レギュレータ（５２）の動作モードを設定するために前記状態回路（５０）に供給される制御信号を受けるよう結合された第４の電気的接続端子（４８）、を具備することを特徴とする。

本発明のさらに別の態様では、プログラム可能な電源（１０）が提供され、該電源は、変圧器（１６）であって、該変圧器（１６）の１次側において整流された信号を受けるもの、フィードバック信号に応答してパルス幅変調された制御信号を提供するための制御回路（５２）、制御信号を受けるよう結合された第１の入力および第１の基準信号を受けるよう結合された第２の入力を有する比較器回路（７６，７８）、前記比較器（７７）の出力に結合された第１の入力を有するメモリ回路（９０）であって、該メモリ回路（９０）は前記制御信号の値にしたがって前記メモリ回路（９０）の出力状態（モード）を設定し、前記メモリ回路（９０）の出力状態（モード）は前記制御回路の動作モードを制御するもの、そして前記パルス幅変調された制御信号を受けるための制御端子、前記変圧器（１６）の１次側に結合された第１の導通端子、およびグランドに結合された第２の導通端子を有するトランジスタ（５４）、を具備することを特徴とする。

本発明のさらに別の態様では、電力変換器の動作モードを制御する方法が提供され、該方法は、フィードバック信号に応じて前記電力変換器のパルス幅変調された出力信号を制御する段階、そして制御信号と第１の基準信号との間の比較にしたがってメモリ状態を設定する段階であって、該メモリ状態は前記電力変換器の動作モードを制御するもの、を具備することを特徴とする。

図１は、本発明に係わる電源１０のブロック図である。電源１０は全波ブリッジ整流器１２、キャパシタまたは容量１４，２４，３４、ダイオード２２，３２、変圧器１６、補償誤差増幅器（ｃｏｍｐｅｎｓａｔｅｄ ｅｒｒｏｒａｍｐｌｉｆｉｅｒ）４２、および電力変換器またはパワーコンバータ回路４４を含む。特に、全波ブリッジ整流器１２はグランド接続、ライン電圧、例えば、１１０ボルトの交流（ＶＡＣ）、２２０ボルトＶＡＣ、その他を受けるための一対の入力を有する。全波ブリッジ整流器１２の出力は整流された出力信号を提供し、該整流された出力信号はフィルタ容量１４によってろ波される。フィルタ容量１４は全波ブリッジ整流器１２の出力に接続された端子および電源電位、例えば、グランドに接続された端子を有する。

変圧器１６は２つの端子を有する１次側または１次巻線１８、２つの端子を有する２次巻線２０、および２つの端子を有する２次巻線３０を有する。特に、１次巻線１８の一方の端子は全波ブリッジ整流器１２の出力に接続され、かつ１次巻線１８の他方の端子は電力変換回路４４のスイッチ出力ピン４０に接続されている。

２次巻線２０はダイオード２２のアノードに接続された第１の端子を有する。ダイオード２２のカソードは共通に容量２４の第１の端子にかつ端子２６に接続されている。容量２４の第２の端子は共通に２次巻線２０の第２の端子にかつ端子２８に接続されている。補償誤差増幅器４２は端子２６に接続された入力、端子２８に接続された入力、およびフィードバックピン４６に接続された出力を有する。

２次巻線３０はダイオード３２のアノードに接続された第１の端子を有する。ダイオード３２のカソードは共通に容量３４の第１の端子にかつ電力変換回路４４のバイアスピン３６に接続されている。容量３４の第２の端子は共通に２次巻線３０の第２の端子にかつ例えばグランドのような電位に接続されている。

電力変換回路４４はスイッチドモード（ｓｗｉｔｃｈｅｄ ｍｏｄｅ）電源集積回路または電力変換集積回路であり５つの電気的接続端子、すなわち、（１）バイアスピン３６、（２）グランドピン３８、（３）フィードバックピン４６、（４）状態ピン（ｓｔａｔｅ ｐｉｎ）４８、および（５）スイッチ出力ピン４０を有する。電力変換回路４４は状態回路（ｓｔａｔｅ ｃｉｒｃｕｉｔ）５０、内部レギュレータを有する制御回路５２、およびトランジスタ５４を含む半導体チップである。

状態回路５０はバイアスピン３６に接続された入力および電力変換回路４４の状態ピン４８に結合された他の入力を有する。状態回路５０の他の入力は制御回路５２の出力に接続されかつ論理アンダ電圧制御信号（ｌｏｇｉｃ ｕｎｄｅｒ−ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ：ＬＯＧＩＣ）を受ける。状態回路５０の他の入力はアナログアンダ電圧制御信号（ａｎａｌｏｇ ｕｎｄｅｒ−ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ：ＡＮＡＬＯＧ）を受けかつ制御回路５２の第２の出力に接続されている。状態回路５０の出力は信号「モード（ＭＯＤＥ）」を提供しかつ制御回路５２の制御入力に接続されている。

制御回路５２はバイアスピン３６に接続された入力および電力変換回路４４のフィードバックピン４６に接続された他の入力を有する。制御回路５２の出力はトランジスタ５４のゲートに接続されている。状態回路５０および制御回路５２の双方はグランドピン３８に接続されている。トランジスタ５４のドレインはスイッチ出力ピン４０に接続されかつソースはグランドピン３８に接続されている。当業者に明らかなように、トランジスタのゲートは制御端子として作用しかつトランジスタのドレインおよびソースは電流導通端子として作用する。トランジスタ５４は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、バイポーラトランジスタ、その他とすることができる。

動作においては、ライン電圧、例えば、１１０ＶＡＣ、は全波ブリッジ整流器１２によって整流されかつ容量１４によってろ波される。２次巻線２０は動作電力を、ケーブル変換器、コンピュータ用モニタ、ビデオカセットレコーダ（ＶＣＲ）、バッテリ充電器、コンピュータ用プリンタ、その他のような、電子システムに供給するために使用される信号を提供する。補償誤差増幅器４２は電力変換回路４４にＤＣ出力信号に比例するフィードバック信号を提供する。補償誤差増幅器４２の出力は光学的に、電気的に、磁気的に、機械的に、または他の手段により電力変換回路４４のフィードバックピン４６に結合することができる。

前記フィードバック信号は制御回路５２によってトランジスタ５４の制御端子に供給される信号のパルス幅を変更するために使用される。したがって、補償誤差増幅器４２は端子２６，２８にわたり展開される電圧にしたがってスイッチ出力ピン４０における出力信号のパルス幅を変更する。可変パルス幅は変圧器１６の電流を変更し、それによってＤＣ出力信号の電圧を調整する。さらに、２次巻線３０からバイアスピン３６に展開されるバイアス電圧は状態回路５０および制御回路５２の動作電源電圧として使用することができる。バイアスピン３６に展開されるバイアス電圧はあるいは２次巻線２０から得ることができる。補償誤差増幅器４２は高利得比較器、その他によって置き換えできることが注目されるべきである。

図２は、本発明に係わる状態回路（ｓｔａｔｅ ｃｉｒｃｕｉｔ）５０の電気回路図である。状態回路５０は基準発生器６０、リセット回路６５、正検出回路（ｐｏｓｉｔｉｖｅ ｄｅｔｅｃｔｏｒ ｃｉｒｃｕｉｔ）７６、負検出回路（ｎｅｇａｔｉｖｅ ｄｅｔｅｃｔｏｒ ｃｉｒｃｕｉｔ）７８、およびモードメモリ回路９０を含む。正検出回路７６および負検出回路７８は比較回路と称される。特に、基準発生器６０は抵抗６２，６４，６６，６８，７０，７２、そして電圧クランプ回路７４を含む。

抵抗６２，６４の第１の端子は共通に状態ピン４８に接続され、該状態ピン４８は状態回路５０の入力に接続されている。抵抗６２の第２の端子は、例えば、ＶＣＣのような電圧を受けるよう結合された電源導体に接続されかつ抵抗６４の第２の端子は基準電圧、例えば、グランドを受けるよう結合された電源導体に接続されている。抵抗６６，６８の第１の端子は共通に接続されかつノード６７を形成している。抵抗６６の第２の端子は電源導体に接続され、該電源導体は、例えば、ＶＣＣの基準電圧を受けるよう接続されている。抵抗６８の第２の端子および抵抗７０の第１の端子は共通に接続されかつノード６９を形成している。

抵抗７０の第２の端子および抵抗７２の第１の端子は共通に接続されかつノード７１を形成している。抵抗７２の第２の端子は電源導体に接続され、該電源導体は、例えば、グランドの基準電圧を受けるよう結合されている。グランドに接続された電源導体はまた電力変換回路４４（図１）の外部グランド基準またはグランドピン３８に接続されることに注意を要する。

電圧クランプ回路７４はノード６９に接続された入力および状態ピン４８に接続された出力を有する。一例として、電圧クランプ回路７４はベース端子が電圧クランプ７４の入力に接続され、エミッタ端子が電圧クランプ回路７４の出力に接続され、かつコレクタ端子が、例えば、グランドの電位に接続されたＰＮＰ型トランジスタ７５である。

基準発生器６０（図２）の抵抗６２，６４，６６，６８，７０，７２は比較器７７，８０の出力における信号の論理値を決定する基準電圧を設定する。一例として抵抗６２は約１６０キロオーム（ＫΩ）の値を有し、抵抗６４は約１１５ＫΩの値を有し、抵抗６６は約１５０ＫΩの値を有し、抵抗６８は約１９ＫΩの値を有し、抵抗７０は約５８ＫΩの値を有し、かつ抵抗７２は約５５ＫΩの値を有する。抵抗６２，６４は外部要素または外部部品がそのピンに接続されない場合に状態ピン４８に約２．４ボルトの電圧を提供する抵抗分圧ネットワークを形成する。さらに、抵抗６６，６８，７０，７２はノード６７，７１に、それぞれ、約２．９ボルトおよび約１．１ボルトの電圧を提供する他の抵抗分圧ネットワークを形成する。前述の基準電圧はほぼ５．８ボルトのＶＣＣに対するものである。基準発生器６０は抵抗の他の組合わせによって構成することができ、あるいは抵抗および半導体装置の組合わせによって構成することができることに注目すべきである。

正検出回路７６は比較器７７を含み、該比較器７７は正検出回路７６の入力に、かつしたがって基準発生器６０のノード６７に接続された非反転入力を有する。比較器７７の反転入力は正検出回路７６の入力にかつしたがって基準発生器６０の状態ピン４８に接続されている。比較器７７の出力は正検出回路７６の出力に接続されている。負検出回路７８はパルスフィルタ８２に接続された比較器８０を含む。比較器８０は負検出回路７８の入力にかつしたがって基準発生器６０のノード７１に接続された非反転入力を有する。比較器８０の反転入力は負検出回路７８の入力にかつしたがって基準発生器６０の状態ピン４８に接続されている。比較器８０の出力はパルスフィルタ８２を通して負検出回路７８の出力に接続されている。

リセット回路６５は入力信号「論理アンダ電圧（ＬＯＧＩＣ ＵＮＤＥＲ−ＶＯＬＴＡＧＥ）」を受けかつ状態ピン４８に接続された出力を有する。

モードメモリ回路９０は２入力ＮＡＮＤゲート８４、論理回路８６、および正エッジトリガトグルフリップフロップ８８を含む。特に、２入力ＮＡＮＤゲート８４は正検出回路７６の出力に接続された入力を有し、他の入力は信号「論理アンダ電圧」を受けるよう結合されている。電圧ＶＣＣがゼロボルトのスタート電圧から立上り始めたとき、信号「論理アンダ電圧」は初期論理“０”値を有しこれは所定の電圧で論理“１”の値に切り換えられる。一例として、該所定の電圧は論理回路が適切に動作することができるために充分高い電位である。言い換えれば、信号「論理アンダ電圧」は電圧ＶＣＣが前記所定の電圧より充分高い場合に論理“１”の値を有し、かつ前記所定の電圧より低い場合に論理“０”の値を有する。

論理回路８６は信号「論理アンダ電圧」を受けるよう結合された入力＊Ｒ、負検出回路７８の出力に接続された入力Ｓ、および信号「アナログアンダ電圧」を受けるよう結合されたイネーブル入力Ｅを有する。なお、ここで記号＊は信号の論理的反転を示し、いわゆる上線に対応するものとする。信号「アナログアンダ電圧」は電圧ＶＣＣが、例えば、比較器７７，８０におけるトランジスタのようなトランジスタ（図示せず）がアナログモードで動作するのに充分高い場合に論理“１”の値を有する。電圧ＶＣＣがトランジスタがアナログモードで動作するのに充分高くない場合は、信号「アナログアンダ電圧」は論理“０”の値を有する。

論理“０”の値を有する信号が論理回路８６の入力＊Ｒにおいて受信されたとき、論理回路８６の出力Ｑにおける出力信号は論理“０”の値を有することに注目すべきである。さらに、論理“１”の値を有する信号が論理回路８６の入力Ｓにおいて受信されたとき、論理回路８６の出力Ｑの出力信号は論理“１”の値を有することに注目すべきである。論理回路８６が入力＊Ｒにおいて論理“０”の値を有する信号をかつ入力Ｓにおいて論理“１”の値を有する信号の双方を受信したとき、回路は入力＊Ｒにおいて受信された信号に応答する。言い換えれば、セットおよびリセットの双方が一緒に生じた場合には、リセット機能が優先権を有する。出力Ｑはイネーブル入力、すなわち、信号「アナログアンダ電圧」が論理“１”である場合に論理“０”の値から論理“１”の値に遷移することができるのみである。

トグルフリップフロップ８８はＮＡＮＤゲート８４の出力に接続された入力Ｓ、論理回路８６の出力に接続された入力ＣＬＫ、および状態回路５０の出力としても作用する出力を有する。トグルフリップフロップ８８の出力信号は入力Ｓが論理“１”の信号を受信したときに論理“１”の値にセットされ得ることに注目すべきである。そうでない場合は、出力信号の記憶された値は入力ＣＬＫにおける論理的遷移に応じて出力状態を変える、すなわち、記憶された値は入力ＣＬＫが論理“０”の値から論理“１”の値に遷移したときにトグルされる。もし入力ＣＬＫにおける信号が入力Ｓにおける信号が論理“１”である間に遷移すれば、フリップフロップ８８は入力Ｓにおける論理“１”の信号に応答しかつ入力ＣＬＫにおける信号を無視することに注意を要する。

動作においては、電源導体ＶＣＣは始めにほぼゼロボルトの電圧でスタートしかつより高い電圧値に上昇し、電圧が５．８ボルトより大きな電圧へと増大する。電圧ＶＣＣがゼロボルトから上昇し始めるとき、信号「論理アンダ電圧」および「アナログアンダ電圧」は始めは論理“０”の値を有する。信号「論理アンダ電圧」は電圧ＶＣＣが約３．５ボルトを超えたときに論理“１”にセットされる。信号「アナログアンダ電圧」は電圧ＶＣＣが約４．８ボルトを超えたときに論理“１”の値にセットされる。

第１の動作モードにおいては、状態ピン４８に外部要素は接続されない。ライン電圧の印加により、ＶＣＣに対する電圧はゼロボルトから増大する。信号「論理アンダ電圧」は電圧ＶＣＣが約ゼロボルトから約３．５ボルトの範囲にあるとき論理“０”の値を有する。信号「論理アンダ電圧」に対する論理“０”の値は論理回路８６の出力が論理“０”の値を持つようにすると共にトグルフリップフロップ８８の出力が論理“１”の値を持つようにする。信号「論理アンダ電圧」が論理“０”の値である場合には、入力状態ピン４８はリセット回路６５を通してグランドに引かれる。電圧ＶＣＣが約３．５ボルトの電圧より高く上昇したとき、リセット回路６５の出力はハイインピーダンス出力となる。外部要素または外部部品がないから、状態ピン４８の電圧は抵抗６２，６４の値で決定される。この第１のモードの動作においては、状態ピン４８の電圧はノード６７，７１における基準電圧の間になり、比較器７７の出力の信号は論理“１”の値を有し、かつ比較器８０の出力は論理“０”の値を有する。したがって、信号「モード」は論理“１”でありかつ電源１０（図１）はオンである。

図３は、本発明の別の実施形態に係わる図１の状態回路と共に使用するためのインタフェーススイッチ回路の電気回路図である。第２の動作モードにおいては、スイッチインタフェース回路９２は電源１０（図１）の動作を制御するための状態回路５０に接続されている。図３を参照すると、スイッチインタフェース回路９２は抵抗９４、プッシュボタンまたは機械的スイッチ９６、および容量９８を含む。特に、抵抗９４の第１の端子はスイッチ９６の第１の端子に接続されている。抵抗９４の第２の端子は、例えば、グランドのような電圧を受けるよう結合された電源導体に接続されかつスイッチ９６の第２の端子は容量９８の第１の端子に接続されてノード４８Ａを形成している。ノード４８Ａはこの動作モードにおいては状態ピン４８に接続されている。容量９８の第２の端子は、例えば、グランドのような電源導体に接続されている。

ノード６７における基準電圧または基準信号は比較器７７の非反転入力に伝送されかつ状態ピン４８の電圧は比較器７７の反転入力に伝送される。もし状態ピン４８の電圧がノード６７の基準電圧より小さければ、比較器７７の出力は論理“１”の値である。これに対し、もし状態ピン４８の電圧がノード６７の基準電圧より大きければ、比較器７７の出力は論理“０”の値である。ノード７１における基準電圧または基準信号は比較器８０の非反転入力に伝送されかつ状態ピン４８の電圧は比較器８０の反転入力に伝送される。もし状態ピン４８の電圧がノード７１の基準電圧より大きければ、比較器８０の出力は論理“０”の値である。これに対し、もし状態ピン４８の電圧がノード７１の基準電圧より小さければ、比較器８０の出力は論理“１”の値である。比較器７７，８０は一緒になって状態ピン４８の電圧がノード６７，７１の基準電圧の間にあるか否かを決定する。

第２のモードの動作においては、スイッチ９６は電源１０（図１）がオン動作状態にあるかまたはオフ動作状態にあるかを手動により制御できるようにする。始めに、信号「論理アンダ電圧」および「アナログアンダ電圧」は論理“０”の値を有する。信号「論理アンダ電圧」は論理回路８６の出力が論理“１”の値を持つようにさせ、かつ状態ピン４８がリセット回路６５および放電容量９８によって接地されるようにする。ＮＡＮＤゲート８４の出力は論理“１”の値でありこれはトグルフリップフロップ８８の出力が論理“１”の値になるようにする。

ライン電圧を全波ブリッジ整流器１２に印加することにより、電圧ＶＣＣ（図２を参照）はゼロボルトのスタート電圧から増大される。ＶＣＣに対する電圧が約３．５ボルトより高く増大すると、信号「論理アンダ電圧」は論理“１”の値に変化する。さらに、リセット回路６５の出力はハイインピーダンスになり容量９８が充電できるようになる。電圧ＶＣＣの約４．８ボルトより上へのさらなる増大は信号「アナログアンダ電圧」が論理“１”の値になるようにし、これは論理回路８６をイネーブルする。論理“１”の値にある比較器８０の出力は容量９８がノード７１における電圧より低い値であることを示す。比較器８０の出力における論理“１”の値は論理回路８６の出力が論理“０”の値から論理“１”の値に遷移するようにさせる。ＣＬＫ入力の論理“０”の値が論理“１”の値に遷移したとき、トグルフリップフロップ８８の前に記憶された値がトグルされる。したがって、出力信号「モード」は論理“０”の値を有しかつ電源１０はオフ状態にある。

スイッチ９６が閉じられたとき、容量９８はスイッチ９６および抵抗９４を通して放電される。状態ピン４８の電圧はノード７１の基準電圧より低く低下し、比較器８０が論理“１”を論理回路８６の入力Ｓに提供するようにさせる。論理回路８６の出力は論理“１”の値に遷移し、トグルフリップフロップ８８が状態を変え、したがって信号「モード」が論理“１”の値になりかつ電源１０がオン状態にあるようにする。スイッチ９６のそれぞれの閉成により、容量９８がノード７１における基準電圧より高く充電されていれば、論理回路８６の出力が論理“０”から論理“１”に遷移するようにし、トグルフリップフロップ８８の記憶されたデータの状態を変えるようにさせる。

図４は、本発明の他の実施形態に係わる図１の状態回路と共に使用するためのマイクロプロセッサインタフェーススイッチ回路の電気回路図である。第３の動作モードにおいては、マイクロプロセッサインタフェーススイッチ回路１００（図４）は電源１０（図１）の動作を制御するために状態回路５０（図２）に接続されている。容量１１０の第１の端子および光カプラ１０２のコレクタ端子は共通に接続されて、ノード４８Ｂを形成している。ノード４８Ｂは状態回路５０の状態ピン４８に接続されている。容量１１０の第２の端子および光カプラ１０２のエミッタ端子は、例えば、グランドの電位の電源導体に接続されている。ベース端子は符号化された光信号を受けるよう結合されている。抵抗１０４は状態ピン４８に接続された端子およびＬＥＤ１０６のカソードに接続された他の端子を有する。ＬＥＤ１０６のアノードはスイッチ１０８の第１の端子に接続されている。スイッチ１０８の第２の端子は、例えば、Ｖｃｃのような電圧を受けるよう結合された電源導体に接続されている。スイッチ１０８はボタンが押圧されている間閉じられる、すなわち、瞬間的に閉じられる押しボタンスイッチとすることができることに注目すべきである。

第３のモードの動作においては、状態回路５０はパワーオンされしたがって信号「モード」が論理“０”の値を有するようになる。容量１１０は比較器８０の出力が論理“１”の値を有するように状態ピン４８の充電を遅らせ、これは電源１０をターンオフする。スイッチ１０８の瞬間的な閉成はＬＥＤ１０６が光を放出しかつ信号を、例えば、マイクロプロセッサ（図示せず）に送信するようにさせる。スイッチ１０８が閉じられているとき、状態ピン４８はスイッチ１０８、ＬＥＤ１０６、および抵抗１０４を通してハイに引かれる。状態ピン４８の電圧はＬＥＤ１０６が常に順方向バイアスされかつスイッチ１０８が閉じられたときに光を放出するように電圧クランプ回路７４によってクランプされる。スイッチ１０８が閉じられたとき、比較器７７の出力は論理“０”の値になり状態ピン４８の電圧が抵抗分圧ネットワークによってノード６７に確立された基準電圧より上にあることを通知する。論理“０”の値は電源１０（図１）をターンオンするために信号「モード」を論理“１”の値にセットする。

信号「モード」が論理“１”でありかつ電源１０がオンである場合、スイッチ１０８の他の瞬間的な閉成はＬＥＤ１０６によって放出される光によってマイクロプロセッサに電源１０をシャットダウンする要求を通知する。マイクロプロセッサは光カプラ１０２を通して電源１０をシャットダウンするための確認を通知することができる。もしマイクロプロセッサにより通知された（ｓｉｇｎａｌｅｄ）場合、光カプラ１０２は状態ピン４８をグランドに引きかつ比較器８０の出力は論理“１”になって状態ピン４８の電圧が基準発生器の６０のノード７１の基準電圧より低いことを通知する。論理回路８６の出力は論理“１”の値に遷移してトグルフリップフロップ８８が状態を変えしたがって信号「モード」が論理“０”の値でありかつ電源１０がオフになるようにする。マイクロプロセッサはＬＥＤ１０６から放射された光によりスイッチ１０８のそれぞれの瞬間的な閉成を「読み取る（ｒｅａｄｓ）」ことになる。トグルフリップフロップ８８の状態は光カプラ１０２によって受信された信号にしたがって変えられる。したがって、スイッチ１０８の瞬間的な閉成はマイクロプロセッサがいつ電源１０がターンオンされあるいはターンオフされるかを制御できるようにする。

図５は、本発明のさらに別の実施形態に係わる図１の状態回路と共に使用するための減灯またはブラウンアウト（ｂｒｏｗｎ−ｏｕｔ）インタフェース回路の電気回路図である。この第４の動作モードは電源１０（図１）の動作を制御するために状態回路５０（図２）と共にブラウンアウトインタフェース回路１１２（図５）を使用することを含む。図５を参照すると、抵抗１１４は抵抗１１６の第１の端子におよび容量１２０の端子に共通に接続されてノード４８Ｃを形成する第１の端子を有する。ノード４８Ｃは状態回路５０の状態ピン４８に接続されている。抵抗１１４の第２の端子は、例えば、グランドのような電源導体に接続されている。容量１２０の他の端子は、例えば、グランドの電位で動作する電源導体に接続されている。抵抗１１６の第２の端子はツェナーダイオード１１８のアノードに接続されている。ツェナーダイオード１１８のカソードは、例えば、整流されたライン電圧のような電圧に接続されている。

第４のモードの動作においては、状態回路５０はパワーオンされかつ信号「モード」が論理“１”の値にある。比較器７７の出力は論理“０”の値を有し状態ピン４８の電圧がノード６７における基準電圧より高い値を有することを示す。ＮＡＮＤゲート８４の入力における論理“０”の値は信号「モード」が論理“１”の値を有しかつ電源１０（図１）がオンとなるようにさせる。ブラウンアウトインタフェース回路１１２（図５）は全波ブリッジ整流器１２（図１）によって受信されたライン電圧におけるブラウンアウトあるいは消灯またはブラックアウト（ｂｌａｃｋ−ｏｕｔ）状態を検出する。ブラウンアウトはライン電圧がツェナーダイオード１１８によって設定される所定の整流された電圧より低い場合に生じる。ブラックアウトはライン電圧が実質的にゼロボルトである場合に生じる。１例として、ツェナーダイオード１１８は約８０ボルトの逆バイアス電圧を有する。ブラウンアウトまたはブラックアウトの間に、約８０ボルトはツェナーダイオード１１８にわたり降下する。抵抗１１４，１１６に対する抵抗値は状態ピン４８の電圧がブラウンアウトまたはブラックアウト状態の間に基準発生器６０のノード７１における基準電圧より低く低下させるように選択される。比較器８０の出力はブラウンアウトまたはブラックアウトの間に論理“１”の値に遷移する。論理回路８６の出力は論理“１”の値に遷移し、トグルフリップフロップ８８が論理“１”の値から論理“０”の値へと状態を変えるようにさせ、それによって電源１０をターンオフする。ブラウンアウト状態もブラックアウト状態も存在しない場合は、ピン４８はハイに引かれている。比較器７７の出力は状態ピン４８の電圧がノード６７における基準電圧より高い場合に論理“０”の値となっている。トグルフリップフロップ８８の入力Ｓにおける論理“１”の値は信号「モード」が論理“１”の値になるようにし、それによって電源１０をターンオフする。

状態回路５０、インタフェース回路９２，１００はグランドに関する基準によって説明されている。状態回路５０およびインタフェース回路９２，１００における論理は基準電圧ＶＣＣに関して機能するよう再構成できることに注目すべきである。さらに、状態回路５０は状態ピン４８における反対極性の論理と共に機能するよう再構成できることも注目すべきである。

図３、図４および図５において説明された容量９８，１１０，１２０はライン電圧が印加されたときに電源１０が始めにオフ状態でプログラムされることを保証するよう選択できることに注目すべきである。これに対し、電源１０は容量９８，１１０，１２０を除去することによりライン電圧が印加されたときにオン状態でプログラムされるようにすることができる。さらに、容量９８，１１０，１２０は始めにプログラムされたオン／オフ状態に影響を与えることなくノイズに対する免疫性（ｎｏｉｓｅ ｉｍｍｕｎｉｔｙ）を提供するよう選択できることに注目すべきである。

以上から、プログラム可能な電源のオン／オフ状態を制御するための改善された構造および方法が提供されたことが理解されるべきである。この集積電源コントローラは低価格でありかつ外部要素の数を低減することによって電源をスイッチングするためのコスト効率のよいシステムを提供する。さらに、電源のオン／オフスイッチング機能を制御するために多機能（ｍｕｌｔｉ−ｆｕｎｃｔｉｏｎａｌ）入力を通して付加的な機能を提供できることが示されている。

本発明の１実施形態に係わる電源を示すブロック図である。 図１の電源において使用するための状態回路の電気回路図である。 本発明の他の実施形態に係わる図１の状態回路と共に使用するためのインタフェーススイッチ回路を示す電気回路図である。 本発明のさらに別の実施形態に係わる図１の状態回路と共に使用するためのマイクロプロセッサインタフェーススイッチ回路を示す電気回路図である。 本発明のさらに他の実施形態に係わる図１の状態回路と共に使用するためのブラウンアウトインタフェース回路を示す電気回路図である。

符号の説明

１０ 電源
１２ 全波ブリッジ整流器
１４，２４，３４ キャパシタまたは容量
２２，３２ ダイオード
１６ 変圧器
４２ 補償誤差増幅器
４４ パワーコンバータ回路
４６ フィードバックピン
４８ 状態ピン
４０ 出力ピン
３６ バイアスピン
３８ グランドピン
５０ 状態回路
５２ 制御回路
６０ 基準発生器
６５ リセット回路
７６ 正検出回路
７８ 負検出回路
９０ モードメモリ回路
７４ 電圧クランプ回路
７７，８０ 比較器
８２ パルスフィルタ
８４ ＮＡＮＤゲート
８６ 論理回路
８８ トグルフリップフロップ
９２ スイッチインタフェース回路
１００ マイクロプロセッサインタフェーススイッチ回路
１１２ ブラウンアウトインタフェース回路

Claims (16)

1. 電源レギュレータ回路であって、
   前記電源レギュレータ回路のオフ状態を制御するモード制御信号を受信するために適応した端子と、
   前記モード制御信号を受信するための前記端子に結合された第１の入力、および、第１の基準信号を受信するために結合された第２の入力を具備する第１の比較器と、
   制御回路であって、フィードバック信号を受信するために結合された第１の入力、前記フィードバック信号に応答してスイッチング信号を提供するための出力、および、前記制御回路を非動作のオフ状態に設定するための前記第１の比較器の出力に結合された制御入力、を具備する制御回路と、
   を含むことを特徴とする電源レギュレータ回路。
2. 前記モード制御信号は、前記制御回路の非動作のオフ状態を保持し、前記モード制御信号のラッチ可能な状態によって決められる時間期間の間エネルギーを保存することを特徴とする請求項１記載の電源レギュレータ回路。
3. 電源レギュレータ回路であって、
   前記電源レギュレータ回路の複数の動作モードを制御するモード制御信号を受信するために結合された多重機能の端子と、
   レギュレータ回路であって、フィードバック信号を受信するために結合された第１の入力、前記フィードバック信号に応答してスイッチング信号を提供する出力、および、前記レギュレータ回路を前記複数の動作モードの１つに設定するための前記モード制御信号を受信する前記端子に結合された制御入力、を具備するレギュレータ回路と、
   を含むことを特徴とする電源レギュレータ回路。
4. 前記モード制御信号を受信するために結合された第１の入力、第１の基準信号を受信するために結合された第２の入力、および、前記レギュレータ回路の前記制御入力に結合された出力、を具備する第１の比較器をさらに含むことを特徴とする請求項３記載の電源レギュレータ回路。
5. 前記モード制御信号を受信するために結合された第１の入力、第２の基準信号を受信するために結合された第２の入力、および、前記レギュレータ回路の第２の制御入力に結合された出力、を具備する第２の比較器をさらに含むことを特徴とする請求項４記載の電源レギュレータ回路。
6. 前記レギュレータ回路は、モノリシック集積回路パッケージで提供されることを特徴とする請求項３記載の電源レギュレータ回路。
7. 前記複数の動作モードの１つは、非動作のオフ状態であることを特徴とする請求項３記載の電源レギュレータ回路。
8. 電源レギュレータ回路であって、
   ラッチ可能な状態を有するモード制御信号を受信するために適合した端子であって、前記モード制御信号の前記ラッチ可能な状態は前記電源レギュレータ回路のオフ状態を選択する、端子と、
   パルス幅変調（ＰＷＭ）レギュレータ回路であって、フィードバック信号を受信するために結合された第１の入力、前記フィードバック信号に応答してスイッチング信号を提供するための出力、および、前記モード制御信号を受信するための前記端子に結合され、前記ＰＷＭレギュレータ回路を非動作のオフ状態に設定して前記モード制御信号の前記ラッチ可能な状態によって決められる延長された時間間隔の間エネルギーを保存する、制御入力、を具備するＰＷＭレギュレータ回路と、
   を含むことを特徴とする電源レギュレータ回路。
9. 前記モード制御信号を受信するために結合された第１の入力、第１の基準信号を受信するために結合された第２の入力、および、前記ＰＷＭレギュレータ回路の前記制御入力に結合された出力、を具備する第１の比較器をさらに含むことを特徴とする請求項８記載の電源レギュレータ回路。
10. 前記モード制御信号を受信するために結合された第１の入力、第２の基準信号を受信するために結合された第２の入力、および、前記ＰＷＭレギュレータ回路の第２の制御入力に結合された出力、を具備する第２の比較器をさらに含むことを特徴とする請求項９記載の電源レギュレータ回路。
11. 少なくとも４つの外部接続を有する半導体チップにおいて、
    フィードバック信号を受信するために結合された第１の電気接続端子と、
    スイッチング信号を提供するための第２の電気接続端子と、
    外部グランド基準に結合された第３の電気接続端子と、
    ラッチ可能な状態を有するモード制御信号を受信するために結合された第４の電気接続端子と、
    スイッチング・レギュレータ回路であって、前記フィードバック信号を受信するための前記第１の電気接続端子に結合された第１の入力、前記フィードバック信号に応答して前記スイッチング信号を提供するために前記第２の電気接続端子に結合された出力、前記第３の電気接続端子に結合された内部グランド、および、前記スイッチング・レギュレータ回路を非動作のオフ状態に設定するための前記モード制御信号の前記ラッチ可能な状態を受信する第４の電気接続端子、を有するスイッチング・レギュレータ回路と、
    を含むことを特徴とする半導体チップ。
12. 前記モード制御信号は、前記スイッチング・レギュレータ回路の非動作のオフ状態を保持し、前記モード制御信号のラッチ可能な状態によって決められる時間期間の間エネルギーを保存することを特徴とする請求項１１記載の半導体チップ。
13. 電源レギュレータ回路であって、
    前記電源レギュレータ回路のびオフ状態を選択するモード制御信号を受信するために結合された端子と、
    レギュレータ回路であって、フィードバック信号を受信するために結合された第１の入力、前記フィードバック信号に応答してスイッチング信号を提供する出力、および、前記レギュレータ回路を非動作のオフ状態に設定する前記動作モード信号の第１の状態を受信するための前記端子に結合された制御入力、を具備するレギュレータ回路と、
    を含むことを特徴とする電源レギュレータ回路。
14. 前記モード制御信号の前記第１の状態は、前記レギュレータ回路の非動作のオフ状態を保持し、前記モード制御信号によって決められる時間期間の間エネルギーを保存することを特徴とする請求項１３記載の電源レギュレータ回路。
15. 電力保存制御回路の動作状態を制御する方法において、
    フィードバック信号に応答して前記電力保存制御回路を規制する段階と、
    前記電力保存制御回路のオフ状態を選択するための外部モード制御信号を端子上で受信する段階と、
    前記モード制御信号の第１の状態に応答して前記電力保存制御回路を非動作のオフ状態に設定する段階と、
    を含むことを特徴とする方法。
16. ラッチ可能な状態を有する前記モード制御信号を前記端子で受信する段階をさらに含むことを特徴とする請求項１５記載の方法。

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