JP2005109747A - アナログデジタル変換器 - Google Patents

Abstract

【課題】 ＡＤ変換器の処理速度向上と回路面積低減のバランスよい両立が求められていた。
【解決手段】 ＡＤ変換器１０は、前段である第１変換ユニット１２と後段である第２変換ユニット１４の２段構成でアナログデジタル変換をパイプライン処理する。第１変換ユニット１２は循環型でない変換ユニットであり、第２変換ユニット１４は循環型の変換ユニットである。第２変換ユニット１４の変換処理速度は、第１変換ユニット１２の変換処理速度より速めてあり、第１変換ユニット１２が変換処理する間に第２変換ユニット１４は２回循環処理する。
【選択図】 図１

Description

本発明は、アナログデジタル変換器に関する。本発明は特に、多段パイプライン型および循環型のアナログデジタル変換技術に関する。

近年、携帯電話に画像撮影機能、画像再生機能、動画撮影機能、動画再生機能など様々な付加機能が搭載されるようになり、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたサイクリックＡＤ変換器が知られている（例えば、特許文献１参照）。図７は、従来のサイクリックＡＤ変換器の構成を示す。このＡＤ変換器１５０においては、第１スイッチ１５２を介して入力されるアナログ信号Ｖｉｎが第１増幅回路１５６によってサンプリングされるとともに、ＡＤ変換回路１５８により１ビットのデジタル値に変換される。そのデジタル値はＤＡ変換回路１６０によりアナログ値に変換され、入力アナログ信号Ｖｉｎから減算回路１６２により減算される。減算回路１６２の出力は第２増幅回路１６４により増幅され、第２スイッチ１５４を介して第１増幅回路１５６へフィードバックされる。このフィードバックによる循環処理を１２回繰り返して１２ビットのデジタル値を得る。
特開平１１−１４５８３０号公報

上記のサイクリックＡＤ変換器は、多段パイプライン型のＡＤ変換器と比べて構成する素子数が少ないので回路面積を抑えられる点で有利である。しかしながら、回路面積を小さくできる反面、変換処理速度の向上が犠牲となる場合があり、これら相反する性能の向上を両立できるような効率的な構成の実現が循環型のＡＤ変換器における課題となっている。

本発明はこうした状況に鑑みなされたものであり、その目的はＡＤ変換器における処理速度向上と回路面積低減をバランスよく実現する点にある。

本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、このＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、このＤＡ変換回路の出力を入力アナログ信号から減算する減算回路と、を含む変換ユニットを複数段有するとともに、それら複数段の変換ユニットがそれぞれ所定ビットずつのアナログデジタル変換を順次処理し、複数段の変換ユニットのうち少なくとも一部の段は、ＡＤ変換回路の入力に減算回路の出力をフィードバックする回路をさらに含み、そのフィードバックによる循環処理を所定回数繰り返し、一部の段で第１の入力アナログ信号を変換する間、他の段では異なるタイミングで入力された第２の入力アナログ信号を変換する。

複数段の変換ユニットは、アナログデジタル変換を所定ビットずつの変換に分けてパイプライン処理する。この変換ユニットは、多段パイプライン型のＡＤ変換器に含まれる変換ユニットと同じ構成であってもよいし、循環型のＡＤ変換器と同じ構成であってもよい。また、循環型のＡＤ変換器を複数段接続してパイプライン処理させる構成であってもよい。

本態様によれば、従来の多段パイプライン型のＡＤ変換器に含まれる複数段の変換ユニットのうち少なくとも一つの段が循環型に構成されるので、従来の多段パイプライン型よりも回路面積を低減することができる。一方、複数段の変換ユニットで変換を分散して同時処理するので、従来のサイクリックＡＤ変換器と比べて変換速度を向上させることができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、ＡＤ変換器における処理速度向上と回路面積低減をバランスよく実現することができる。

（第１実施形態）
本実施形態のＡＤ変換器は、２段の変換ユニットによりアナログデジタル変換をパイプライン処理する。前段は循環型でない変換ユニットであり、後段は循環型の変換ユニットである。

図１は、第１実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器１０は、第１変換ユニット１２と第２変換ユニット１４を備える。前段の第１変換ユニット１２において、入力アナログ信号Ｖｉｎは第１ＡＤ変換回路２０と第１増幅回路２４に入力される。第１ＡＤ変換回路２０は、入力アナログ信号Ｖｉｎのアナログ値を４ビットのデジタル値へ変換して出力する。この４ビットのデジタル値は、最終的にデジタル補正後、ＡＤ変換器１０が生成する１０ビットのデジタル値のうち上位４ビット（Ｄ９〜Ｄ６）の値となる。第１ＡＤ変換回路２０が出力したデジタル値は、第１ＤＡ変換回路２２によりアナログ値に変換される。第１増幅回路２４は、入力アナログ信号Ｖｉｎをサンプリングして保持するサンプルホールド回路であり、その利得は１である。第１減算回路２６は、第１ＤＡ変換回路２２から出力されるアナログ値と、第１増幅回路２４に保持されたアナログ値との差を出力する。第２増幅回路２８は、第１減算回路２６の出力を増幅する回路であり、その利得は２である。

後段の第２変換ユニット１４には、第１変換ユニット１２の出力として第２増幅回路２８から出力されたアナログ信号が入力される。そのアナログ信号は、第１スイッチ３０を介して第２ＡＤ変換回路３４と第３増幅回路３８に入力される。第２ＡＤ変換回路３４は、入力されたアナログ信号の値を２ビットのデジタル値へ変換して出力する。第２ＡＤ変換回路３４が出力したデジタル値は、第２ＤＡ変換回路３６によりアナログ値に変換される。第３増幅回路３８は、入力されたアナログ信号をサンプリングして保持するサンプルホールド回路であり、その利得は２である。第２減算回路４０は、第２ＤＡ変換回路３６から出力されるアナログ値と、第３増幅回路３８に保持されたアナログ値との差を出力する。第４増幅回路４２は、第２減算回路４０の出力を増幅して第２ＡＤ変換回路３４および第３増幅回路３８へフィードバックする回路であり、その利得は２である。第４増幅回路４２が増幅した信号は第２スイッチ３２を介してフィードバックされる。

第４増幅回路４２のフィードバックによる循環処理の回数は３回である。最初に第１変換ユニット１２の出力を第２変換ユニット１４へ入力するときに第１スイッチ３０をオンにして第２スイッチ３２をオフにした後、循環中は第１スイッチ３０をオフにして第２スイッチ３２をオンにする。循環中に第２ＡＤ変換回路３４が出力するデジタル値は、最終的にＡＤ変換器１０が出力する１０ビットのデジタル値の上位から５、６ビット目（Ｄ５、Ｄ４）、７、８ビット目（Ｄ３、Ｄ２）、９、１０ビット目（Ｄ１、Ｄ０）の値となる。このように、１０ビットのうち上位４ビットは前段である第１変換ユニット１２が変換し、下位６ビットは後段である第２変換ユニット１４が変換する。後段の処理速度は前段の処理速度より高く設定されており、前段と後段は処理量が異なるものの、変換の所要時間は同じである。すなわち、後段は前段より処理の負荷が高いが、前後段の処理を同時に並行して実行できる。

図２は、ＡＤ変換器１０の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。３つの信号波形は、第１変換ユニット１２に入力される第１クロック信号ＣＬＫ１、第２変換ユニット１４に入力される第２クロック信号ＣＬＫ２、およびスイッチ信号ＳＷを示す。第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の３倍である。第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１を基本にＰＬＬ等を用いて逓倍して生成してもよい。第２クロック信号ＣＬＫ２は、その立ち上がりが第１クロック信号ＣＬＫ１の立ち上がりと同期した後、次の２回目の立ち下がりが第１クロック信号ＣＬＫ１の次の立ち下がりと同期し、さらに次の２回目の立ち上がりが第１クロック信号ＣＬＫ１の次の立ち上がりと同期する。第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の３倍であるため、第２変換ユニット１４による変換処理速度も第１変換ユニット１２による変換処理速度の３倍である。多段パイプライン型のＡＤ変換器は、より上位ビットの変換を担当する前段ほど高い変換精度が求められる。換言すれば、後段である第２変換ユニット１４は第１変換ユニット１２よりは変換精度を求められない。したがって、第２変換ユニット１４は、その変換精度を特に考慮せずその変換処理速度を第１変換ユニット１２の変換処理速度より速めている。

スイッチ信号ＳＷは第１スイッチ３０をオンオフ制御するとともに、その反転信号が第２スイッチ３２をオンオフ制御する。スイッチ信号ＳＷの周期は、第１クロック信号ＣＬＫ１の周期と同じであり、第２クロック信号ＣＬＫ２の周期の３倍である。スイッチ信号ＳＷは、その立ち上がりが第２クロック信号ＣＬＫ２の立ち下がりと同期した後、立ち下がりが第２クロック信号ＣＬＫ２の次の立ち下がりと同期する。スイッチ信号ＳＷの次の立ち上がりは、第２クロック信号ＣＬＫ２の次の２回目の立ち下がりと同期する。

第１増幅回路２４は、第１クロック信号ＣＬＫ１がハイのときに入力アナログ信号Ｖｉｎを増幅し、第１クロック信号ＣＬＫ１がローのときにオートゼロ動作をする。第２増幅回路２８は、第１クロック信号ＣＬＫ１がローのときに第１減算回路２６の出力を増幅し、第１クロック信号ＣＬＫ１がハイのときにオートゼロ動作をする。第１ＡＤ変換回路２０は、第１クロック信号ＣＬＫ１がハイのときに変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、第１クロック信号ＣＬＫ１がローのときにオートゼロ動作をする。第１ＤＡ変換回路２２は、第１クロック信号ＣＬＫ１がローのときに変換動作をし、第１クロック信号ＣＬＫ１がハイのときは不定状態となる。

第１スイッチ３０は、スイッチ信号ＳＷがハイのときにオンされ、スイッチ信号ＳＷがローのときにオフされる。第２スイッチ３２は、スイッチ信号ＳＷがローのときにオンされ、スイッチ信号ＳＷがハイのときにオフされる。第３増幅回路３８は、入力されたアナログ信号を第２クロック信号ＣＬＫ２がハイのときに増幅し、第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第４増幅回路４２は、第２クロック信号ＣＬＫ２がローのときに第２減算回路４０の出力を増幅し、第２クロック信号ＣＬＫ２がハイのときにオートゼロ動作をする。第２ＡＤ変換回路３４は、第２クロック信号ＣＬＫ２がハイのときに変換動作をし、第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第２ＤＡ変換回路３６は、第２クロック信号ＣＬＫ２がローのときに変換動作をし、第２クロック信号ＣＬＫ２がハイのときは不定状態となる。

図のように、第２ＡＤ変換回路３４がＤ５、Ｄ４およびＤ３、Ｄ２を変換処理する間、第１ＡＤ変換回路２０は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器１０全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。

以上のように、本実施形態では循環型でない変換ユニットと循環型の変換ユニットによりアナログデジタル変換をパイプライン処理する。また、後段である第２変換ユニット１４の変換処理速度を前段である第１変換ユニット１２より速めた構成とした上で、後段への負荷を前段への負荷より高めているので、最後まで同じ構成および同じ処理速度で変換する従来のサイクリックＡＤ変換器よりも全体の処理速度を向上させることができる。一方、後段である第２変換ユニット１４を循環型に構成しているので、全段を循環型でない変換ユニットで構成する従来の多段パイプライン型ＡＤ変換器よりも回路面積を低減することができる。

（第２実施形態）
本実施形態のＡＤ変換器もまた第１実施形態と同様に２段の変換ユニットによりアナログデジタル変換をパイプライン処理する。ただし、前段と後段をいずれも循環型の変換ユニットで構成する点で第１実施形態と異なる。

図３は、第２実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器１０は、第１変換ユニット５０と第２変換ユニット５２を備える。前段の第１変換ユニット５０において、入力アナログ信号Ｖｉｎは第１スイッチ５４を介して第１ＡＤ変換回路５８と第１増幅回路６２に入力される。第１ＡＤ変換回路５８は、入力されたアナログ信号の値を２ビットのデジタル値へ変換して出力する。第１ＡＤ変換回路５８が出力したデジタル値は、第１ＤＡ変換回路６０によりアナログ値に変換される。第１増幅回路６２は、入力されたアナログ信号をサンプリングして保持するサンプルホールド回路であり、その利得は２である。第１減算回路６４は、第１ＤＡ変換回路６０から出力されるアナログ値と、第１増幅回路６２に保持されたアナログ値との差を出力する。第２増幅回路６６は、第１減算回路６４の出力を増幅して第１ＡＤ変換回路５８および第１増幅回路６２へフィードバックする回路であり、その利得は２である。第２増幅回路６６が増幅した信号は第２スイッチ５６を介してフィードバックされる。

第２増幅回路６６のフィードバックによる循環処理の回数は２回である。最初に入力アナログ信号Ｖｉｎを第１変換ユニット５０へ入力するときに第１スイッチ５４をオンにして第２スイッチ５６をオフにした後、循環中は第１スイッチ５４をオフにして第２スイッチ５６をオンにする。循環中に第１ＡＤ変換回路５８が出力するデジタル値は、最終的にＡＤ変換器１０が出力するデジタル値の上位から１、２ビット目（Ｄ９、Ｄ８）および３、４ビット目（Ｄ７、Ｄ６）の値となる。

後段の第２変換ユニット５２には、第１変換ユニット５０の出力として第１減算回路６４から出力されたアナログ信号が入力される。そのアナログ信号は、第３スイッチ６８を介して第２ＡＤ変換回路７２および第３増幅回路７６に入力される。第２ＡＤ変換回路７２は、入力されたアナログ信号の値を２ビットのデジタル値へ変換して出力する。第２ＡＤ変換回路７２が出力したデジタル値は、第２ＤＡ変換回路７４によりアナログ値に変換される。第３増幅回路７６は、入力されたアナログ信号をサンプリングして保持するサンプルホールド回路であり、その利得は２である。第２減算回路７８は、第２ＤＡ変換回路７４から出力されるアナログ値と、第３増幅回路７６に保持されたアナログ値との差を出力する。第４増幅回路８０は、第２減算回路７８の出力を増幅して第２ＡＤ変換回路７２および第３増幅回路７６へフィードバックする回路であり、その利得は２である。第４増幅回路８０が増幅した信号は第４スイッチ７０を介してフィードバックされる。

第４増幅回路８０のフィードバックによる循環処理の回数は３回である。最初に第１変換ユニット５０の出力を第２変換ユニット５２へ入力するときに第３スイッチ６８をオンにして第４スイッチ７０をオフにした後、循環中は第３スイッチ６８をオフにして第４スイッチ７０をオンにする。循環中に第２ＡＤ変換回路７２が出力するデジタル値は、最終的にＡＤ変換器１０が出力する１０ビットのデジタル値の上位から５、６ビット目（Ｄ５、Ｄ４）、７、８ビット目（Ｄ３、Ｄ２）、９、１０ビット目（Ｄ１、Ｄ０）の値となる。このように、１０ビットのうち上位４ビットは前段である第１変換ユニット５０が変換し、下位６ビットは後段である第２変換ユニット５２が変換する。後段の処理速度は前段の処理速度より高く設定されており、前段と後段は処理量が異なるものの、変換の所要時間は同じである。すなわち、後段は前段より処理の負荷が高いが、前後段の処理を同時に並行して実行できる。

図４は、ＡＤ変換器１０の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。５つの信号波形は、ＡＤ変換器１０に入力される第１クロック信号ＣＬＫ１、第１変換ユニット５０に入力される第２クロック信号ＣＬＫ２、第２変換ユニット５２に入力される第３クロック信号ＣＬＫ３、第１スイッチ信号ＳＷ１および第２スイッチ信号ＳＷ２を示す。第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の２倍であり、第３クロック信号ＣＬＫ３の周波数は第１クロック信号ＣＬＫ１の周波数の３倍である。第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３は、それぞれ第１クロック信号ＣＬＫ１を基本にＰＬＬ等を用いて逓倍・分周して生成してもよい。

図のように、第２クロック信号ＣＬＫ２は、その立ち上がりが第１クロック信号ＣＬＫ１の立ち上がりと同期した後、次の立ち上がりは第１クロック信号ＣＬＫ１の次の立ち下がりと同期し、さらに次の立ち上がりは第１クロック信号ＣＬＫ１の次の立ち上がりと同期する。第３クロック信号ＣＬＫ３は、その立ち上がりが第１クロック信号ＣＬＫ１の立ち上がりと同期した後、次の２回目の立ち下がりが第１クロック信号ＣＬＫ１の次の立ち下がりと同期し、さらに次の２回目の立ち上がりが第１クロック信号ＣＬＫ１の次の立ち上がりと同期する。第３クロック信号ＣＬＫ３の周波数は第２クロック信号ＣＬＫ２の周波数の１．５倍であるため、第２変換ユニット５２による変換処理速度も第１変換ユニット５０による変換処理速度の１．５倍である。本実施形態においても、後段である第２変換ユニット５２は第１変換ユニット５０よりは変換精度を求められないので、第２変換ユニット５２の変換処理速度を第１変換ユニット５０の変換処理速度より速めている。

第１スイッチ信号ＳＷ１は第１スイッチ５４をオンオフ制御するとともに、その反転信号が第２スイッチ５６をオンオフ制御する。第２スイッチ信号ＳＷ２は第３スイッチ６８をオンオフ制御するとともに、その反転信号が第４スイッチ７０をオンオフ制御する。第１スイッチ信号ＳＷ１および第２スイッチ信号ＳＷ２の各周期は第１クロック信号ＣＬＫ１の周期と同じである。第１スイッチ信号ＳＷ１は、その立ち下がりが第２クロック信号ＣＬＫ２の立ち上がりと同期した後、次の立ち上がりは第２クロック信号ＣＬＫ２の次の２回目の立ち下がりと同期する。第２スイッチ信号ＳＷ２は、その立ち下がりが第３クロック信号ＣＬＫ３の立ち下がりと同期した後、次の立ち上がりが第３クロック信号ＣＬＫ３の次の２回目の立ち下がりと同期する。

第１スイッチ５４は、第１スイッチ信号ＳＷ１がハイのときにオンされ、第１スイッチ信号ＳＷ１がローのときにオフされる。第２スイッチ５６は、第１スイッチ信号ＳＷ１がローのときにオンされ、第１スイッチ信号ＳＷ１がハイのときにオフされる。第１増幅回路６２は、入力されたアナログ信号を第２クロック信号ＣＬＫ２がハイのときに増幅し、第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第２増幅回路６６は、第２クロック信号ＣＬＫ２がローのときに第１減算回路６４の出力を増幅し、第２クロック信号ＣＬＫ２がハイのときにオートゼロ動作をする。第１ＡＤ変換回路５８は、第２クロック信号ＣＬＫ２がハイのときに変換動作をし、第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第１ＤＡ変換回路６０は、第２クロック信号ＣＬＫ２がローのときに変換動作をし、第２クロック信号ＣＬＫ２がハイのときは不定状態となる。

第３スイッチ６８は、第２スイッチ信号ＳＷ２がハイのときにオンされ、第２スイッチ信号ＳＷ２がローのときにオフされる。第４スイッチ７０は、第２スイッチ信号ＳＷ２がローのときにオンされ、第２スイッチ信号ＳＷ２がハイのときにオフされる。第３増幅回路７６は、入力されたアナログ信号を第３クロック信号ＣＬＫ３がハイのときに増幅し、第３クロック信号ＣＬＫ３がローのときにオートゼロ動作をする。第４増幅回路８０は、第３クロック信号ＣＬＫ３がローのときに第２減算回路７８の出力を増幅し、第３クロック信号ＣＬＫ３がハイのときにオートゼロ動作をする。第２ＡＤ変換回路７２は、第３クロック信号ＣＬＫ３がハイのときに変換動作をし、第３クロック信号ＣＬＫ３がローのときにオートゼロ動作をする。第２ＤＡ変換回路７４は、第３クロック信号ＣＬＫ３がローのときに変換動作をし、第３クロック信号ＣＬＫ３がハイのときは不定状態となる。

図のように、第２変換ユニット５２がＤ５〜Ｄ０を変換処理する間、第１変換ユニット５０は次に入力された入力アナログ信号Ｖｉｎに対するＤ９〜Ｄ６を同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器１０全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回のペースで１０ビットのデジタル値を出力することができる。

以上のように、本実施形態では２段の循環型変換ユニットによりアナログデジタル変換をパイプライン処理する。また、前段である第１変換ユニット５０が２回循環処理する間に後段である第２変換ユニット５２が３回循環処理することができる。すなわち、後段の変換処理速度を前段より速めた構成とした上で、前段よりも後段にかかる処理の負荷を高めているので、最後まで同じ構成および同じ処理速度で変換する従来のサイクリックＡＤ変換器よりも全体の処理速度を向上させることができる。一方、後段である第２変換ユニット５２を循環型に構成しているので、全段を循環型でない変換ユニットで構成する従来の多段パイプライン型ＡＤ変換器よりも回路面積を低減することができる。

（第３実施形態）
本実施形態のＡＤ変換器もまた第１、２実施形態と同様に２段の変換ユニットによりアナログデジタル変換をパイプライン処理する。ただし、前段のみを循環型の変換ユニットで構成する点で第１、２実施形態と異なる。

図５は、第３実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器１０は、第１変換ユニット８２と第２変換ユニット８４を備える。前段の第１変換ユニット８２において、入力アナログ信号Ｖｉｎは第１スイッチ８６を介して第１ＡＤ変換回路９０と第１増幅回路９４に入力される。第１ＡＤ変換回路９０は、入力されたアナログ信号の値を３ビットのデジタル値へ変換して出力する。第１ＡＤ変換回路９０が出力したデジタル値は、ＤＡ変換回路９２によりアナログ値に変換される。第１増幅回路９４は、入力されたアナログ信号をサンプリングして保持するサンプルホールド回路であり、その利得は２である。減算回路９６は、ＤＡ変換回路９２から出力されるアナログ値と、第１増幅回路９４に保持されたアナログ値との差を出力する。第２増幅回路９８は、減算回路９６の出力を増幅して第１ＡＤ変換回路９０および第１増幅回路９４へフィードバックする回路であり、その利得は４である。第２増幅回路９８が増幅した信号は第２スイッチ８８を介してフィードバックされる。

第２増幅回路９８のフィードバックによる循環処理の回数は２回である。最初に入力アナログ信号Ｖｉｎを第１変換ユニット８２へ入力するときに第１スイッチ８６をオンにして第２スイッチ８８をオフにした後、循環中は第１スイッチ８６をオフにして第２スイッチ８８をオンにする。循環中に第１ＡＤ変換回路９０が出力するデジタル値は、最終的に冗長ビットを考慮すると、ＡＤ変換器１０が出力する１０ビットのデジタル値の上位から１〜３ビット目（Ｄ９〜Ｄ７）および４、５ビット目（Ｄ６、Ｄ５）の値となる。

後段の第２変換ユニット８４には、第１変換ユニット８２の出力として減算回路９６から出力されたアナログ信号が入力される。そのアナログ信号は、第３スイッチ１００を介して第２ＡＤ変換回路１０２に入力される。第２ＡＤ変換回路１０２は、入力されたアナログ信号の値を４ビットのデジタル値へ変換して出力する。第２ＡＤ変換回路１０２が出力するデジタル値は、最終的にＡＤ変換器１０が出力する１０ビットのデジタル値の上位から６〜１０ビット目（Ｄ４〜Ｄ０）の値となる。このように、１０ビットのうち上位５ビットは前段である第１変換ユニット８２が変換し、下位５ビットは後段である第２変換ユニット８４が変換する。前段と後段は処理量が異なるものの、変換の所要時間は同じであり、前後段の処理を同時に並行して実行できる。

図６は、ＡＤ変換器１０の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。５つの信号波形は、それぞれＡＤ変換器１０に入力される第１クロック信号ＣＬＫ１、第１変換ユニット８２に入力される第２クロック信号ＣＬＫ２、第２変換ユニット８４に入力される第３クロック信号ＣＬＫ３、第１スイッチ信号ＳＷ１および第２スイッチ信号ＳＷ２を示す。第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の２倍であり、第１クロック信号ＣＬＫ１を基本にＰＬＬ等を用いて逓倍して生成してもよい。第３クロック信号ＣＬＫ３の周波数は第１クロック信号ＣＬＫ１の周波数と同じである。

図のように、第２クロック信号ＣＬＫ２は、その立ち上がりが第１クロック信号ＣＬＫ１の立ち上がりと同期した後、次の立ち上がりは第１クロック信号ＣＬＫ１の次の立ち下がりと同期し、さらに次の立ち上がりは第１クロック信号ＣＬＫ１の次の立ち上がりと同期する。第３クロック信号ＣＬＫ３は第１クロック信号ＣＬＫ１と同期した同じ波形である。ただし、変形例としては、第３クロック信号ＣＬＫ３の周波数を第１クロック信号ＣＬＫ１より高くしてもよい。第３クロック信号ＣＬＫ３の周波数を第２クロック信号ＣＬＫ２よりも高くする場合、第２変換ユニット８４による変換処理速度は第１変換ユニット８２より高くなる。第１、２実施形態と同様に、後段である第２変換ユニット８４は、より上位ビットの変換を担当する前段ほど変換精度を求められないので、第２変換ユニット８４の変換処理速度を第１変換ユニット８２の変換処理速度より速めてもよい。

第１スイッチ信号ＳＷ１は第１スイッチ８６をオンオフ制御するとともに、その反転信号が第２スイッチ８８をオンオフ制御する。第２スイッチ信号ＳＷ２は第３スイッチ１００をオンオフ制御する。第１スイッチ信号ＳＷ１および第２スイッチ信号ＳＷ２の各周期は第１クロック信号ＣＬＫ１の周期と同じである。第１スイッチ信号ＳＷ１は、その立ち下がりが第２クロック信号ＣＬＫ２の立ち上がりと同期した後、次の立ち上がりは第２クロック信号ＣＬＫ２の次の２回目の立ち下がりと同期する。第２スイッチ信号ＳＷ２は、第１スイッチ信号ＳＷ１からやや遅延してその立ち上がりおよび立ち下がりが生じる形で位相が遅れている。

第１スイッチ８６は、第１スイッチ信号ＳＷ１がハイのときにオンされ、第１スイッチ信号ＳＷ１がローのときにオフされる。第２スイッチ８８は、第１スイッチ信号ＳＷ１がローのときにオンされ、第１スイッチ信号ＳＷ１がハイのときにオフされる。第１増幅回路９４は、入力されたアナログ信号を第２クロック信号ＣＬＫ２がハイのときに増幅し、第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第２増幅回路９８は、第２クロック信号ＣＬＫ２がローのときに減算回路９６の出力を増幅し、第２クロック信号ＣＬＫ２がハイのときにオートゼロ動作をする。第１ＡＤ変換回路９０は、第２クロック信号ＣＬＫ２がハイのときに変換動作をし、第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。ＤＡ変換回路９２は、第２クロック信号ＣＬＫ２がローのときに変換動作をし、第２クロック信号ＣＬＫ２がハイのときは不定状態となる。

第３スイッチ１００は、第２スイッチ信号ＳＷ２がハイのときにオンされ、第２スイッチ信号ＳＷ２がローのときにオフされる。第２ＡＤ変換回路１０２は、第３クロック信号ＣＬＫ３がハイのときに変換動作をし、第３クロック信号ＣＬＫ３がローのときにオートゼロ動作をする。

図のように、第２変換ユニット８４がＤ４〜Ｄ０を変換処理する間、第１変換ユニット８２は次に入力された入力アナログ信号Ｖｉｎに対するＤ９〜Ｄ５を同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器１０全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回のペースで１０ビットのデジタル値を出力することができる。

以上のように、本実施形態では２段の変換ユニットによりアナログデジタル変換をパイプライン処理する。前段である第１変換ユニット８２が循環型であるのに対し、後段である第２変換ユニット８４は、循環型でない最終段であるためＤＡ変換回路や増幅回路、減算回路を持たない。したがって、第１、２実施形態と同様に２段構成のＡＤ変換器でありながら、それらの構成よりも素子数が少なく回路面積が低減されている。また当然ながら、全段を循環型でない変換ユニットで構成する従来の多段パイプラインＡＤ変換器よりも回路面積を低減することができる。一方、前段と後段で変換処理の負荷を分散してそれぞれによる変換を同時処理するため、１段で構成する従来のサイクリックＡＤ変換器よりも全体の変換処理速度を向上させることができる。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。

各実施形態において減算回路とその出力を増幅する増幅回路を別々に設けたが、変形例においてはこれらを減算増幅回路として一体的に構成してもよい。

各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の利得、クロック周波数、変換速度等のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。また各実施形態ではＡＤ変換器を２段の変換ユニットで構成する例を説明したが、変形例では３段以上の変換ユニットで構成してもよい。

第１実施形態におけるＡＤ変換器の構成を示す図である。 ＡＤ変換器の動作過程を示すタイムチャートである。 第２実施形態におけるＡＤ変換器の構成を示す図である。 ＡＤ変換器の動作過程を示すタイムチャートである。 第３実施形態におけるＡＤ変換器の構成を示す図である。 ＡＤ変換器の動作過程を示すタイムチャートである。 従来のサイクリックＡＤ変換器の構成を示す図である。

符号の説明

１０ ＡＤ変換器、 １２ 第１変換ユニット、 １４ 第２変換ユニット、 ２０ 第１ＡＤ変換回路、 ２２ 第１ＤＡ変換回路、 ２６ 第１減算回路、 ３４ 第２ＡＤ変換回路、 ３６ 第２ＤＡ変換回路、 ４０ 第２減算回路、 ５０ 第１変換ユニット、 ５２ 第２変換ユニット、 ５８ 第１ＡＤ変換回路、 ６０ 第１ＤＡ変換回路、６４ 第１減算回路、 ７２ 第２ＡＤ変換回路、 ７４ 第２ＤＡ変換回路、 ７８ 第２減算回路、 ８２ 第１変換ユニット、 ８４ 第２変換ユニット、 ９０ 第１ＡＤ変換回路、 ９２ ＤＡ変換回路、 ９６ 減算回路、 １０２ 第２ＡＤ変換回路。

Claims (5)

1. 入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、このＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、このＤＡ変換回路の出力を前記入力アナログ信号から減算する減算回路と、を含む変換ユニットを複数段有するとともに、それら複数段の変換ユニットがそれぞれ所定ビットずつのアナログデジタル変換を順次処理し、
   前記複数段の変換ユニットのうち少なくとも一部の段は、前記ＡＤ変換回路の入力に前記減算回路の出力をフィードバックする回路をさらに含み、そのフィードバックによる循環処理を所定回数繰り返し、
   一部の段で第１の入力アナログ信号を変換する間、他の段では異なるタイミングで入力された第２の入力アナログ信号を変換することを特徴とするアナログデジタル変換器。
2. 前記複数段の変換ユニットのうち全段で、前記ＡＤ変換回路の入力に前記減算回路の出力をフィードバックする回路を含むことを特徴とする請求項１に記載のアナログデジタル変換器。
3. 前記複数段の変換ユニットのうち、前記フィードバックする回路を含む一部の段が所定回数の前記循環処理を繰り返す間に、前記フィードバックする回路を含む他の段が異なる回数の前記循環処理を繰り返すことを特徴とする請求項１または２に記載のアナログデジタル変換器。
4. 一部の段で所定速度にて前記変換を処理する一方で、他の段では異なる速度にて前記変換を処理することを特徴とする請求項１から３のいずれかに記載のアナログデジタル変換器。
5. 前記複数段の変換ユニットのうち、下位ビットを変換する段は、上位ビットを変換する段より速い速度にて前記変換を処理することを特徴とする請求項４に記載のアナログデジタル変換器。

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