JP2005079435A - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
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Abstract
【解決手段】間隔をあけて一列に配置された複数の電気的接続部22を含む配線パターンを有する配線基板に、間隔をあけて一列に配置された複数のバンプ40を有する半導体チップ30を搭載して、電気的接続部22とバンプ40とを対向させて電気的に接続することを含む。バンプ40は基準バンプ42を含む。基準バンプ42から離れて配置されるほど、それぞれのバンプ40の幅は広くなる。
【選択図】図5
Description
間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板に、間隔をあけて一列に配置された複数のバンプを有する半導体チップを搭載して、前記電気的接続部と前記バンプとを対向させて電気的に接続することを含み、
前記バンプは基準バンプを含み、
前記基準バンプから離れて配置されるほど、それぞれの前記バンプの幅は広くなる。本発明によれば、基準バンプから離れて配置されたバンプほど、その幅は広くなる。そのため、熱や湿度等の影響を受けて配線基板及び半導体チップの大きさが変化した場合でも、配線パターンの電気的接続部とバンプとを対向させることが容易となる。そのため、電気的な信頼性の高い半導体装置を製造することができる。
(2)この半導体装置の製造方法において、
前記電気的接続部は基準電気的接続部を含み、
前記基準電気的接続部から離れて配置されるほど、それぞれの前記電気的接続部の幅は狭くなってもよい。
(3)本発明に係る半導体装置の製造方法は、
間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板に、間隔をあけて一列に配置された複数のバンプを有する半導体チップを搭載して、前記電気的接続部と前記バンプとを対向させて電気的に接続することを含み、
前記バンプは基準バンプを含み、
前記基準バンプから離れて配置されるほど、それぞれの前記バンプの幅は狭くなる。本発明によれば、基準バンプから離れて配置されたバンプほど、その幅は狭くなる。そのため、熱や湿度等の影響を受けて配線基板及び半導体チップの大きさが変化した場合でも、バンプが目的の電気的接続部以外の電気的接続部と接触することを防止することができ、信頼性の高い半導体装置を製造することができる。
(4)本発明に係る半導体装置の製造方法は、
間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板に、間隔をあけて一列に配置された複数のバンプを有する半導体チップを搭載して、前記電気的接続部と前記バンプとを対向させて電気的に接続することを含み、
前記電気的接続部は基準電気的接続部を含み、
前記基準電気的接続部から離れて配置されるほど、それぞれの前記電気的接続部の幅は広くなる。本発明によれば、基準電気的接続部から離れて配置された電気的接続部ほど、その幅は広くなる。そのため、熱や湿度等の影響を受けて配線基板及び半導体チップの大きさが変化した場合でも、配線パターンの電気的接続部とバンプとを対向させることが容易となる。そのため、電気的な信頼性の高い半導体装置を製造することができる。
(5)この半導体装置の製造方法において、
前記バンプは基準バンプを含み、
前記基準バンプから離れて配置されるほど、それぞれの前記バンプの幅は狭くなってもよい。
(6)本発明に係る半導体装置の製造方法は、
間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板に、間隔をあけて一列に配置された複数のバンプを有する半導体チップを搭載して、前記電気的接続部と前記バンプとを対向させて電気的に接続することを含み、
前記電気的接続部は基準電気的接続部を含み、
前記基準電気的接続部から離れて配置されるほど、それぞれの前記電気的接続部の幅は狭くなる。本発明によれば、基準電気的接続部から離れて配置された電気的接続部ほど、その幅は狭くなる。そのため、熱や湿度等の影響を受けて配線基板及び半導体チップの大きさが変化した場合でも、配線パターンの電気的接続部をバンプの内側に配置することが容易となる。また、電気的接続部が目的のバンプ以外のバンプと接触することを防止することができる。このことから、信頼性の高い半導体装置を製造することができる。
(7)この半導体装置の製造方法において、
前記半導体チップを、前記基準バンプと前記基準電気的接続部とがオーバーラップするように搭載してもよい。
(8)この半導体装置の製造方法において、
前記バンプは、隣り合う2つの前記バンプのピッチが一定となるように配置されていてもよい。
(9)この半導体装置の製造方法において、
前記電気的接続部は、隣り合う2つの前記電気的接続部のピッチが一定となるように配置されていてもよい。
(10)この半導体装置の製造方法において、
前記バンプは、隣り合う2つの前記バンプの間の距離が一定となるように配置されていてもよい。これによれば、バンプ自身の幅が変化した場合でも、隣り合う2つのバンプ間の距離が一定に保たれる。そのため、隣り合う2つのバンプ間でのショートが発生しにくい、信頼性の高い半導体装置を製造することができる。
(11)この半導体装置の製造方法において、
前記電気的接続部は、隣り合う2つの前記電気的接続部の間の距離が一定となるように配置されていてもよい。これによれば、電気的接続部自身の幅が変化した場合でも、隣り合う2つの電気的接続部間の距離が一定に保たれる。そのため、隣り合う2つの電気的接続部間でのショートが発生しにくい、信頼性の高い半導体装置を製造することができる。
(12)本発明に係る半導体装置は、
間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板と、
前記配線基板に搭載された、間隔をあけて一列に配置された複数のバンプを有する半導体チップと、
を含み、
前記電気的接続部と前記バンプとは、対向して電気的に接続されてなり、
前記バンプは基準バンプを含み、
前記基準バンプから離れて配置されるほど、それぞれの前記バンプの幅は広くなる。本発明によれば、基準バンプから離れて配置されたバンプほど、その幅は広くなる。これにより、熱や湿度等の影響を受けて配線基板及び半導体チップの大きさが変化した場合でも、電気的な接続を確保することが可能となる。そのため、信頼性の高い半導体装置を提供することができる。
(13)この半導体装置において、
前記電気的接続部は基準電気的接続部を含み、
前記基準電気的接続部から離れて配置されるほど、それぞれの前記電気的接続部の幅は狭くなってもよい。
(14)本発明に係る半導体装置は、
間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板と、
前記配線基板に搭載された、間隔をあけて一列に配置された複数のバンプを有する半導体チップと、
を含み、
前記電気的接続部と前記バンプとは、対向して電気的に接続されてなり、
前記バンプは基準バンプを含み、
前記基準バンプから離れて配置されるほど、それぞれの前記バンプの幅は狭くなる。本発明によれば、基準バンプから離れて配置されるほど、それぞれの前記バンプの幅は狭くなる。そのため、基準バンプから離れて配置されたバンプほど、その幅は狭くなる。これにより、熱や湿度等の影響を受けて配線基板及び半導体チップの大きさが変化した場合でも、バンプが目的の電気的接続部以外の電気的接続部と接触することを防止することができる、信頼性の高い半導体装置を提供することができる。
(15)本発明に係る半導体装置は、
間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板と、
前記配線基板に搭載された、間隔をあけて一列に配置された複数のバンプを有する半導体チップと、
を含み、
前記電気的接続部と前記バンプとは、対向して電気的に接続されてなり、
前記電気的接続部は基準電気的接続部を含み、
前記基準電気的接続部から離れて配置されるほど、それぞれの前記電気的接続部の幅は広くなる。本発明によれば、基準電気的接続部から離れて配置された電気的接続部ほど、その幅は広くなる。これにより、熱や湿度等の影響を受けて配線基板及び半導体チップの大きさが変化した場合でも、電気的な接続を確保することが可能となる。そのため、信頼性の高い半導体装置を提供することができる。
(16)この半導体装置において、
前記バンプは基準バンプを含み、
前記基準バンプから離れて配置されるほど、それぞれの前記バンプの幅は狭くなってもよい。
(17)本発明に係る半導体装置は、
間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板と、
前記配線基板に搭載された、間隔をあけて一列に配置された複数のバンプを有する半導体チップと、
を含み、
前記電気的接続部と前記バンプとは、対向して電気的に接続されてなり、
前記電気的接続部は基準電気的接続部を含み、
前記基準電気的接続部から離れて配置されるほど、それぞれの前記電気的接続部の幅は狭くなる。本発明によれば、基準電気的接続部から離れて配置された電気的接続部ほど、その幅は狭くなる。これにより、熱や湿度等の影響を受けて配線基板及び半導体チップの大きさが変化した場合でも、配線パターンの電気的接続部はバンプの内側に配置される。また、基準電気的接続部が目的のバンプ以外のバンプと接触することを防止することができる。すなわち、信頼性の高い半導体装置を提供することができる。
(18)この半導体装置において、
前記半導体チップは、前記基準バンプと前記基準電気的接続部とがオーバーラップするように搭載されていてもよい。
(19)この半導体装置において、
前記バンプは、隣り合う2つの前記バンプのピッチが一定となるように配置されていてもよい。
(20)この半導体装置において、
前記電気的接続部は、隣り合う2つの前記電気的接続部のピッチが一定となるように配置されていてもよい。
(21)この半導体装置において、
前記バンプは、隣り合う2つの前記バンプの間の距離が一定となるように配置されていてもよい。これによれば、バンプ自身の幅が変化した場合でも、隣り合う2つのバンプ間の距離が一定に保たれる。そのため、隣り合う2つのバンプ間でのショートが発生しにくい、信頼性の高い半導体装置を提供することができる。
(22)この半導体装置において、
前記電気的接続部は、隣り合う2つの前記電気的接続部の間の距離が一定となるように配置されていてもよい。これによれば、電気的接続部自身の幅が変化した場合でも、隣り合う2つの電気的接続部間の距離が一定に保たれる。そのため、隣り合う2つの電気的接続部間でのショートが発生しにくい、信頼性の高い半導体装置を提供することができる。
(23)本発明に係る回路基板には、上記半導体装置が実装されてなる。
(24)本発明に係る電子機器は、上記半導体装置を有する。
図1〜図6は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を説明するための図である。
以下、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を説明する。なお、本実施の形態でも、既に説明した内容を可能な限り適用するものとする。図8〜図11は、本実施の形態に係る半導体装置の製造方法を説明するための図である。
以下、本発明を適用した第3の実施の形態に係る半導体装置の製造方法を説明する。なお、本実施の形態でも、既に説明した内容を可能な限り適用するものとする。図13は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。
以下、本発明を適用した第4の実施の形態に係る半導体装置の製造方法を説明する。なお、本実施の形態でも、既に説明した内容を可能な限り適用するものとする。図14は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。
Claims (24)
- 間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板に、間隔をあけて一列に配置された複数のバンプを有する半導体チップを搭載して、前記電気的接続部と前記バンプとを対向させて電気的に接続することを含み、
前記バンプは基準バンプを含み、
前記基準バンプから離れて配置されるほど、それぞれの前記バンプの幅は広くなる半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記電気的接続部は基準電気的接続部を含み、
前記基準電気的接続部から離れて配置されるほど、それぞれの前記電気的接続部の幅は狭くなる半導体装置の製造方法。 - 間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板に、間隔をあけて一列に配置された複数のバンプを有する半導体チップを搭載して、前記電気的接続部と前記バンプとを対向させて電気的に接続することを含み、
前記バンプは基準バンプを含み、
前記基準バンプから離れて配置されるほど、それぞれの前記バンプの幅は狭くなる半導体装置の製造方法。 - 間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板に、間隔をあけて一列に配置された複数のバンプを有する半導体チップを搭載して、前記電気的接続部と前記バンプとを対向させて電気的に接続することを含み、
前記電気的接続部は基準電気的接続部を含み、
前記基準電気的接続部から離れて配置されるほど、それぞれの前記電気的接続部の幅は広くなる半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記バンプは基準バンプを含み、
前記基準バンプから離れて配置されるほど、それぞれの前記バンプの幅は狭くなる半導体装置の製造方法。 - 間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板に、間隔をあけて一列に配置された複数のバンプを有する半導体チップを搭載して、前記電気的接続部と前記バンプとを対向させて電気的に接続することを含み、
前記電気的接続部は基準電気的接続部を含み、
前記基準電気的接続部から離れて配置されるほど、それぞれの前記電気的接続部の幅は狭くなる半導体装置の製造方法。 - 請求項2又は請求項5記載の半導体装置の製造方法において、
前記半導体チップを、前記基準バンプと前記基準電気的接続部とがオーバーラップするように搭載する半導体装置の製造方法。 - 請求項1から請求項7のいずれかに記載の半導体装置の製造方法において、
前記バンプは、隣り合う2つの前記バンプのピッチが一定となるように配置されてなる半導体装置の製造方法。 - 請求項1から請求項8のいずれかに記載の半導体装置の製造方法において、
前記電気的接続部は、隣り合う2つの前記電気的接続部のピッチが一定となるように配置されてなる半導体装置の製造方法。 - 請求項1から請求項7のいずれかに記載の半導体装置の製造方法において、
前記バンプは、隣り合う2つの前記バンプの間の距離が一定となるように配置されてなる半導体装置の製造方法。 - 請求項1から請求項7のいずれかに記載の半導体装置の製造方法において、
前記電気的接続部は、隣り合う2つの前記電気的接続部の間の距離が一定となるように配置されてなる半導体装置の製造方法。 - 間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板と、
前記配線基板に搭載された、間隔をあけて一列に配置された複数のバンプを有する半導体チップと、
を含み、
前記電気的接続部と前記バンプとは、対向して電気的に接続されてなり、
前記バンプは基準バンプを含み、
前記基準バンプから離れて配置されるほど、それぞれの前記バンプの幅は広くなる半導体装置。 - 請求項12記載の半導体装置において、
前記電気的接続部は基準電気的接続部を含み、
前記基準電気的接続部から離れて配置されるほど、それぞれの前記電気的接続部の幅は狭くなる半導体装置。 - 間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板と、
前記配線基板に搭載された、間隔をあけて一列に配置された複数のバンプを有する半導体チップと、
を含み、
前記電気的接続部と前記バンプとは、対向して電気的に接続されてなり、
前記バンプは基準バンプを含み、
前記基準バンプから離れて配置されるほど、それぞれの前記バンプの幅は狭くなる半導体装置。 - 間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板と、
前記配線基板に搭載された、間隔をあけて一列に配置された複数のバンプを有する半導体チップと、
を含み、
前記電気的接続部と前記バンプとは、対向して電気的に接続されてなり、
前記電気的接続部は基準電気的接続部を含み、
前記基準電気的接続部から離れて配置されるほど、それぞれの前記電気的接続部の幅は広くなる半導体装置。 - 請求項15記載の半導体装置において、
前記バンプは基準バンプを含み、
前記基準バンプから離れて配置されるほど、それぞれの前記バンプの幅は狭くなる半導体装置。 - 間隔をあけて一列に配置された複数の電気的接続部を含む配線パターンを有する配線基板と、
前記配線基板に搭載された、間隔をあけて一列に配置された複数のバンプを有する半導体チップと、
を含み、
前記電気的接続部と前記バンプとは、対向して電気的に接続されてなり、
前記電気的接続部は基準電気的接続部を含み、
前記基準電気的接続部から離れて配置されるほど、それぞれの前記電気的接続部の幅は狭くなる半導体装置。 - 請求項13又は請求項16記載の半導体装置において、
前記半導体チップは、前記基準バンプと前記基準電気的接続部とがオーバーラップするように搭載されてなる半導体装置。 - 請求項12から請求項18のいずれかに記載の半導体装置において、
前記バンプは、隣り合う2つの前記バンプのピッチが一定となるように配置されてなる半導体装置。 - 請求項12から請求項19のいずれかに記載の半導体装置において、
前記電気的接続部は、隣り合う2つの前記電気的接続部のピッチが一定となるように配置されてなる半導体装置。 - 請求項12から請求項18のいずれかに記載の半導体装置において、
前記バンプは、隣り合う2つの前記バンプの間の距離が一定となるように配置されてなる半導体装置。 - 請求項12から請求項18のいずれかに記載の半導体装置において、
前記電気的接続部は、隣り合う2つの前記電気的接続部の間の距離が一定となるように配置されてなる半導体装置。 - 請求項12から請求項22のいずれかに記載の半導体装置が実装された回路基板。
- 請求項12から請求項22のいずれかに記載の半導体装置を有する電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2003218492A (ja) * | 2002-01-28 | 2003-07-31 | Mitsubishi Electric Corp | 端子接続構造及びマトリクス型平面ディスプレイ装置 |
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Date | Code | Title | Description |
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RD04 | Notification of resignation of power of attorney |
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|
A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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