JP2005066127A - 遊技機用の乱数発生装置 - Google Patents
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Abstract
【課題】 生成される乱数の出現を順番でなく、且つ、乱数の生成タイミングも一定間隔でない乱数を得ることのできる乱数発生装置を提供すること。
【解決手段】 カウンタ回路及びラッチ回路を複数組備える(カウンタ回路3,ラッチ回路4とカウンタ回路6,ラッチ回路7)。各組のカウンタ回路をカウントアップさせるクロックを、各組毎でそれぞれ公約数を有しない異なる周波数のクロックとし、トリガ信号を受けたときに各組のラッチ回路4,7にそれぞれ保持される各組のカウンタ回路のカウント値を合成して乱数とする。
【選択図】 図1
【解決手段】 カウンタ回路及びラッチ回路を複数組備える(カウンタ回路3,ラッチ回路4とカウンタ回路6,ラッチ回路7)。各組のカウンタ回路をカウントアップさせるクロックを、各組毎でそれぞれ公約数を有しない異なる周波数のクロックとし、トリガ信号を受けたときに各組のラッチ回路4,7にそれぞれ保持される各組のカウンタ回路のカウント値を合成して乱数とする。
【選択図】 図1
Description
本発明は、遊技機用の乱数発生装置に関する。
従来、乱数を得る手段として、CPUが実行するソフトウェアによる乱数発生処理として、特定エリアの値を一定周期毎にカウントアップさせ、トリガ信号検出時に特定エリアの値を乱数として使用していた。そのため、限られた記憶エリア及びCPUの処理速度では、常時更新を繰り返す処理は負担となっていた。
また、ソフトウェアによる負担を減らすためにハードウェアによる乱数発生装置が提案されている(例えば、特許文献1)。しかしながら、その方法は、単一のクロックによりカウンタ回路をカウントアップさせる方法であるため、生成される乱数の出現順序は、順番に出現し、且つ、一定間隔で出現するため、外部より当選する乱数を推測することが可能となっていた。また、カウンタ回路の各ビット出力端子と、ラッチ回路の各ビット入力端子とを接続するに際し、カウンタ回路の各ビット出力端子の配列を反転させて、ラッチ回路の各ビット入力端子にそれぞれ接続した遊技機用の乱数発生装置が提案されているが(例えば、特許文献2)、この遊技機用の乱数発生装置にあっても、生成される乱数の出現順序を分散させることはできるが、乱数の生成タイミングは一定間隔であるため、当り値の出現タイミングが周期的となり、外部より当選する乱数を推測することが可能なものである。
本発明の目的は、CPUが実行するソフトウェアとは別に独立したハードウェアによって乱数を発生させ、生成される乱数の出現を順番でなく、且つ、乱数の生成タイミングも一定間隔でない乱数を得ることのできる乱数発生装置を提供することにある。
請求項1に記載の遊技機用の乱数発生装置は、一定周波数のクロックを発生するクロック発生回路と、クロック発生回路から出力されたクロックを入力としてカウントアップ動作を行うカウンタ回路と、トリガ信号発生手段より発生されたトリガ信号を受けたときの前記カウンタ回路のカウント値を入力して保持するラッチ回路を備えたものであって、上記課題を解決するために、前記カウンタ回路及び前記ラッチ回路を複数組備え、各組のカウンタ回路をカウントアップさせるクロックを、各組毎でそれぞれ公約数を有しない異なる周波数のクロックとし、前記トリガ信号を受けたときに前記各組のラッチ回路にそれぞれ保持される前記各組のカウンタ回路のカウント値を合成して乱数とすることを特徴とする。
請求項2に記載の遊技機用の乱数発生装置は、請求項1に記載のものにおいて、基準クロック発生回路で発生された基準クロックを基に前記各組毎に異なる分周比で分周する前記各組毎に設けられた分周回路とで生成されることを特徴とするものである。
請求項1に記載の構成によれば、カウンタ回路及びラッチ回路を複数組備え、各組のカウンタ回路をカウントアップさせるクロックを、各組毎でそれぞれ公約数を有しない異なる周波数のクロックとし、トリガ信号を受けたときに各組のラッチ回路にそれぞれ保持される各組のカウンタ回路のカウント値を合成して乱数とするので、CPUが実行するソフトウェアとは別に独立したハードウェアによって乱数を発生させるため、ソフトウェアにかかる負担を軽減することができ、生成される乱数は、各組のカウンタ回路のカウント値の合成値であるので、乱数の出現順序は順番に出現しないようにでき、さらに、乱数の生成タイミングも一定間隔でないようにできる。これによって、例えば、この乱数発生装置で得られた乱数をスロットマシンのスタートレバーの操作時に抽選される入賞か否かの判定に供する値や第1種パチンコ遊技機における始動口入賞に応じて抽選される大当りか否かの判定に供する判定値に使用することで、外部から当選する乱数を推測することが困難にでき、さらに当選する乱数の時間の幅も一定でないため、狙うことも困難にすることが可能となる。さらに、カウントアップするクロックの周波数を変更するのみで、乱数の出現順序及び出現時間の幅も簡単に変更することが可能となる。
請求項2に記載の構成によれば、各組の分周回路に任意の分周比を設定することにより、1つの基準クロックで2つの基準クロックの役割を果たすことが可能となる。
以下、本発明の実施の形態を図面を参照して説明する。図1は、本発明の実施形態に係る乱数発生装置1の概略を示すブロック図である。乱数発生装置1は、一定周波数のクロックを発生するクロック信号発生回路と、クロック信号発生回路2,5から出力されたクロックを入力としてカウントアップ動作を行うカウンタ回路と、トリガ信号発生器(トリガ信号発生手段の一態様)9より発生されたトリガ信号を受けたときのカウンタ回路のカウント値を入力して保持するラッチ回路を複数組備える。この実施形態では、クロック信号発生回路2に対応するカウンタ回路3及びラッチ回路4(第1組)と、クロック信号発生回路5に対応するカウンタ回路6及びラッチ回路7(第2組)との2組備えている。また、各組のカウンタ回路3,6をそれぞれカウントアップさせるクロックCLK1,CLK2を、各組毎でそれぞれ公約数を有しない異なる周波数のクロックとする。CPU8は、トリガ信号を受けたときに各組のラッチ回路4,7にそれぞれ保持される各組のカウンタ回路3,6のカウント値を合成して乱数とするものである。
図2は、乱数発生装置1の具体的な構成を示す回路ブロック図である(第1実施形態)。クロック信号発生器(クロック信号発生回路)10,12は、例えば、水晶発振器又はセラミック発振器等を利用したクロック発生器で、それぞれ公約数を有しない異なった周波数(例えば、クロック信号発生器10は3.072MHz,クロック信号発生器12は4.1MHz)で連続的にクロックを発生するものである。2組のカウンタ&ラッチ回路11,13は、8ビット2進カウンタと8ビットラッチを内蔵した複合ICであり、カウンタ部分はラッチ回路の影響を受けずに動作する。カウンタ部分は、CCLR端子がハイレベル、CCLKEN端子がロウレベルに接続されており、CCLK端子に与えられたクロックの立ち上がりでカウンタを+1する動作を行う。また、ラッチ部分はRCLK端子にトリガ信号発生器9からのパルス信号を与えると、その立ち上がりエッジに入った瞬間のカウンタ部分(カウンタ回路)の内容をラッチにコピーして、次のRCLK端子にパルス信号が入力されるまで保持している。トリガ信号発生器(トリガ信号発生手段の一態様)9は、スイッチ入力を検出してカウンタ回路の内容をラッチ回路に保存するための信号を生成している。
第1組のカウンタ&ラッチ回路11は、CCLK端子に与えられたクロック信号発生器10のクロックパルスの立ち上がりで8ビット2進カウンタを+1する動作を行うため、クロック信号発生器1の周波数を3.072MHzとすると、325.52ns毎にカウントアップを行い、さらに、このカウントアップを無限に繰り返す。なお、カウンタの値が「255」の状態で次のクロックパルスが与えられるとカウンタの値は「0」に戻る[図3(a)参照]。
第2組のカウンタ&ラッチ回路13は、CCLK端子に与えられたクロック信号発生器12のクロックパルスの立ち上がりで8ビット2進カウンタを+1する動作を行うため、クロック信号発生器12の周波数を4.1MHzとすると、243.90ns毎にカウントアップを行い、さらに、このカウントアップを無限に繰り返す。なお、カウンタの値が「255」の状態で次のクロックパルスが与えられるとカウンタの値は「0」に戻る[図3(b)参照]。
常時カウントアップされている第1組のカウンタ&ラッチ回路11と、第2組のカウンタ&ラッチ回路13とで乱数値の合成手段として第1組のカウンタ&ラッチ回路11を上位8ビット、第2組のカウンタ&ラッチ回路13を下位8ビットとして乱数全体を16ビットとして合成すると(図4参照)、図5に示すような出現順序と出現間隔時間が得られる。
これにより出現の順序が順番に出現せず、且つ、出現間隔が一定でない乱数が生成される。なお、出現値を全て出現させるためには、クロック信号発生器10及びクロック信号発生器12の周波数が互いに公約数を有しない関係を満たしている必要がある。トリガ信号発生器9は、スイッチの入力検出時に発生するため、スイッチが入力された瞬間のカウンタ&ラッチ回路11及び13の値がラッチされて保存され、この値をCPUが乱数値として読み込む。
これによって、例えば、乱数発生装置1で得られた乱数をスロットマシンのスタートレバーの操作時に抽選される入賞か否かの判定に供する値や第1種パチンコ遊技機における始動口入賞に応じて抽選される大当りか否かの判定に供する判定値に使用することで、外部から当選する乱数を推測することが困難にでき、さらに当選する乱数の時間の幅も一定でないため、当りを意図的に狙うことも困難にすることが可能となる。さらに、カウントアップするクロックの周波数を変更するのみで、乱数の出現順序及び出現時間の幅も簡単に変更することが可能となる。
上述した実施形態は、カウンタ&ラッチ回路11,13に与えるクロックを2つの独立したクロック信号発生器10,12を設けることによって与えるようにしたが、基準クロック発生回路で発生された基準クロックを基に各組毎に異なる分周比で分周する各組毎に設けられた分周回路とで生成する構成とすることもできる。
図6は、第2実施形態の乱数発生装置14の具体的な構成を示す回路ブロック図である。一定周波数のクロックを発生する基準クロック発生器と基準クロックを分周させるクロック分周器16,17と、それぞれの分周器16,17からのクロックを入力しカウントアップ及びトリガ信号発生器9からのトリガ信号を受けてカウンタ値を保持するカウンタ&ラッチ回路11,13と、任意なトリガ信号を発生させるトリガ信号発生器9から構成されている。
基準クロック発生器15は、水晶発振器又はセラミック発振器等を利用したクロック発生器で連続的にクロックを発生するものである。クロック分周器16,17は、基準クロックを任意のクロック信号に分周するもので、例えば、基準クロックの周波数を11.648MHz、クロック分周器16を256分周、クロック分周器17を455分周とすると、クロック分周器16で生成されるクロックは0.0455MHz、クロック分周器17で生成されるクロックは0.0256MHzとなる。カウンタ&ラッチ回路11,13は、前述の第1実施形態と同様のものである。
第1組のカウンタ&ラッチ回路11は、CCLK端子に与えられたクロックパルスの立ち上がりで8ビット2進カウンタを+1する動作を行うため、基準クロック発生器15とクロック分周器16により入力されるクロックの周波数を0.0455MHzとすると、21.98μs毎にカウントアップを行い、さらに、このカウントアップを無限に繰り返す。なお、カウンタが「255」の状態で次のクロックパルスが与えられるとカウンタは「0」に戻る[図7(a)参照]。
第2組のカウンタ&ラッチ回路13は、CCLK端子に与えられたクロックパルスの立ち上がりで8ビット2進カウンタを+1する動作を行うため、基準クロック発生器15とクロック分周器17により入力されるクロックの周波数を0.0256MHzとすると、39.06μs毎にカウントアップを行い、さらに、このカウントアップを無限に繰り返す。なお、カウンタが「255」の状態で次のクロックパルスが与えられるとカウンタは「0」に戻る[図7(b)参照]。
常時カウントアップされている第1組のカウンタ&ラッチ回路11と、第2組のカウンタ&ラッチ回路13とで乱数値の合成手段としてる第1組のカウンタ&ラッチ回路11を上位8ビット、第2組のカウンタ&ラッチ回路13を下位8ビットとして乱数全体を16ビットとして合成すると、図8に示すような出現順序と出現間隔時間が得られる。
これにより出現の順序が順番に出現せず、かつ、出現間隔が一定でない乱数が1つの基準クロックのみで生成される。なお、出現値を全て出現させるためには、クロック分周器16及び17の分周比が互いに互いに公約数を有しない関係を満たしている必要がある。トリガ信号発生器9は、スイッチの入力検出時に発生するため、スイッチが入力された瞬間のカウンタ&ラッチ回路11及び13の値がラッチされて保存され、この値をCPUが乱数値として読み込む。
1 乱数発生装置(第1実施形態)
2 クロック信号発生器(クロック信号発生回路)
3 カウンタ回路
4 ラッチ回路
5 クロック信号発生器(クロック信号発生回路)
6 カウンタ回路
7 ラッチ回路
8 CPU
9 トリガ信号発生器(トリガ信号発生手段)
10 クロック信号発生器
11 カウンタ&ラッチ回路
12 クロック信号発生器
13 カウンタ&ラッチ回路
14 乱数発生装置(第2実施形態)
15 基準クロック発生器(基準クロック発生回路)
16 クロック分周器
17 クロック分周器
2 クロック信号発生器(クロック信号発生回路)
3 カウンタ回路
4 ラッチ回路
5 クロック信号発生器(クロック信号発生回路)
6 カウンタ回路
7 ラッチ回路
8 CPU
9 トリガ信号発生器(トリガ信号発生手段)
10 クロック信号発生器
11 カウンタ&ラッチ回路
12 クロック信号発生器
13 カウンタ&ラッチ回路
14 乱数発生装置(第2実施形態)
15 基準クロック発生器(基準クロック発生回路)
16 クロック分周器
17 クロック分周器
Claims (2)
- 一定周波数のクロックを発生するクロック発生回路と、クロック発生回路から出力されたクロックを入力としてカウントアップ動作を行うカウンタ回路と、トリガ信号発生手段より発生されたトリガ信号を受けたときの前記カウンタ回路のカウント値を入力して保持するラッチ回路を備えた遊技機用の乱数発生装置において、前記カウンタ回路及び前記ラッチ回路を複数組備え、各組のカウンタ回路をカウントアップさせるクロックを、各組毎でそれぞれ公約数を有しない異なる周波数のクロックとし、前記トリガ信号を受けたときに前記各組のラッチ回路にそれぞれ保持される前記各組のカウンタ回路のカウント値を合成して乱数とすることを特徴とする遊技機用の乱数発生装置。
- 前記各組毎でそれぞれ異なる周波数のクロックが、基準クロック発生回路で発生された基準クロックを基に前記各組毎に異なる分周比で分周する前記各組毎に設けられた分周回路とで生成されることを特徴とする請求項1に記載の遊技機用の乱数発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003301953A JP2005066127A (ja) | 2003-08-26 | 2003-08-26 | 遊技機用の乱数発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003301953A JP2005066127A (ja) | 2003-08-26 | 2003-08-26 | 遊技機用の乱数発生装置 |
Publications (1)
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JP2003301953A Pending JP2005066127A (ja) | 2003-08-26 | 2003-08-26 | 遊技機用の乱数発生装置 |
Country Status (1)
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JP (1) | JP2005066127A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101539847A (zh) * | 2009-04-16 | 2009-09-23 | 北京中星微电子有限公司 | 随机数产生装置及其方法 |
JP2011200455A (ja) * | 2010-03-25 | 2011-10-13 | Sammy Corp | 遊技機 |
JP2012176069A (ja) * | 2011-02-25 | 2012-09-13 | Newgin Co Ltd | 遊技機 |
JP2019017608A (ja) * | 2017-07-14 | 2019-02-07 | 株式会社三洋物産 | 遊技機 |
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2003
- 2003-08-26 JP JP2003301953A patent/JP2005066127A/ja active Pending
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A02 | Decision of refusal |
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