JP2005012042A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2005012042A
JP2005012042A JP2003175951A JP2003175951A JP2005012042A JP 2005012042 A JP2005012042 A JP 2005012042A JP 2003175951 A JP2003175951 A JP 2003175951A JP 2003175951 A JP2003175951 A JP 2003175951A JP 2005012042 A JP2005012042 A JP 2005012042A
Authority
JP
Japan
Prior art keywords
insulating film
outer peripheral
bonding pad
peripheral edge
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003175951A
Other languages
English (en)
Other versions
JP3967293B2 (ja
Inventor
Tomonori Kanai
友範 金井
Seiji Kishimoto
清治 岸本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Maxell Ltd
Original Assignee
Hitachi Maxell Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Maxell Ltd filed Critical Hitachi Maxell Ltd
Priority to JP2003175951A priority Critical patent/JP3967293B2/ja
Publication of JP2005012042A publication Critical patent/JP2005012042A/ja
Application granted granted Critical
Publication of JP3967293B2 publication Critical patent/JP3967293B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】1枚のウエハからより多数の半導体装置をより高い歩留まりで製造することができて安価な半導体装置を提供する。
【解決手段】半導体装置を、主面1に形成された半導体素子領域2と、半導体素子領域2の外周部に沿って配列された第1ボンディングパッド3と、半導体素子領域2を保護するために第1ボンディングパッド3の形成部を除く主面1上に形成されたパッシベーション膜4と、パッシベーション膜4上に形成された第1絶縁膜5と、第1絶縁膜5上に形成され一端が第1ボンディングパッド3に接続された再配線6と、再配線6を保護するために第1絶縁膜5上に形成された第2絶縁膜7と、再配線6の他端に形成された第2ボンディングパッド8上に設定されたバンプ電極9とから構成する。少なくとも主面の四隅部を除いて、第2絶縁膜7の外周縁を第1絶縁膜5の外周縁と合致させるか、第1絶縁膜5の外周縁よりも内側に配置する。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、主面上に再配線が施されたCSP(Chip Size Package)タイプの半導体装置に係り、特に、主面の半導体素子領域を保護する第1絶縁膜と再配線を保護する第2絶縁膜の構成に関する。
【0002】
【従来の技術】
近年、電気機器の小型軽量化、高速化及び高機能化の要求に対処するため、電気機器に実装する半導体装置に対しても小型軽量化、高集積化及び実装の容易化の要求が益々高まっている。
【0003】
従来より、これらの各要求に対応可能な半導体装置として、図6乃至図8に示すように、主面1に形成された半導体素子領域2と、当該半導体素子領域2の外周部に沿って配列された第1ボンディングパッド(アルミパッド)3と、半導体素子領域2を保護するために第1ボンディングパッド3の形成部を除く主面1上に形成されたパッシベーション膜4と、当該パッシベーション膜4上に形成された第1絶縁膜5と、当該第1絶縁膜5上に施され一端が第1ボンディングパッド3に接続された再配線6と、当該再配線6を保護するために第1絶縁膜5上に形成された第2絶縁膜7と、再配線6の他端に形成された第2ボンディングパッド8上に設定されたバンプ電極9とを備えたCSPと呼ばれる半導体装置が提案されている(例えば、特許文献1〜4参照。)。
【0004】
このCSPタイプの半導体装置は、バンプ電極9を主面1の全面に配置することができるので、半導体素子領域2の外周部に配列された第1ボンディングパッド3上に直接バンプ電極9を形成する場合に比べて各バンプ電極9間の距離を大きくすることができ、半導体装置の多端子化ひいては高機能化と電気機器に対する実装の容易化とを図ることができる。また、半導体素子を樹脂封止しないので、半導体装置の小型軽量化を図ることができる。
【0005】
【特許文献1】
特開平4−19855号公報
【0006】
【特許文献2】
特開平6−237653号公報
【0007】
【特許文献3】
米国特許第5679977号明細書
【0008】
【特許文献4】
米国特許第5801441号明細書
【0009】
【発明が解決しようとする課題】
前記CSPタイプの半導体装置は、通常のウエハプロセスで主面1に半導体素子領域2と第1ボンディングパッド3とパッシベーション膜4とが形成されたウエハを作製した後、当該ウエハに対して第1絶縁膜5の形成と、再配線6の形成と、第2絶縁膜7の形成と、第2ボンディングパッド8へのバンプ電極9の設定とを行ってCSP用の完成ウエハを得、当該完成ウエハをスクライブすることにより作製される。
【0010】
然るに、従来のこの種の半導体装置は、図6乃至図8に示すように、第2絶縁膜7が第1絶縁膜5を完全に覆う構成になっており、第1絶縁膜5の全周において第1絶縁膜5の外周縁よりも第2絶縁膜7の外周縁の方が主面1の外周方向に張り出しているため、第2絶縁膜7の外周縁を基準としてスクライブエリアを設定せざるを得ず、ウエハ上における各半導体素子領域2の設定間隔が広くなって1枚のウエハから切り出せる半導体装置の増加ひいては半導体素子の製造コストの低減を図ることが難しいという問題がある。図8の例では、第1絶縁膜5の精度及び第2絶縁膜7の精度をそれぞれ±5μmと見込んでスクライブエリアが設定されており、この場合には第1ボンディングパッド3の開口端からスクライブエリア端までの距離が20μmになる。
【0011】
なお、第1絶縁膜5の外周縁の精度及び第2絶縁膜7の外周縁の精度を高精度化すれば、ウエハ上における各半導体素子領域2の設定間隔を詰めることができ、1枚のウエハから切り出せる半導体装置の数を増加できるが、第1絶縁膜5及び第2絶縁膜7の形成が困難になってウエハの製造効率が低下したり、スクライブ時に不良品が発生しやすくなって良品の歩留まりが低下するので、実際上半導体素子の製造コストを低減することは困難である。
【0012】
本発明は、かかる従来技術の不備を解消するためになされたものであり、その目的は、1枚のウエハからより多数の半導体装置をより高い歩留まりで切り出すことができて安価な半導体装置を提供することにある。
【0013】
【課題を解決するための手段】
本発明は、前記の課題を解決するため、主面に形成された半導体素子領域と、当該半導体素子領域の外周部に配列された第1ボンディングパッドと、前記第1ボンディングパッドの一部及び前記主面の最外周部を除く前記主面上に形成された第1絶縁膜と、当該第1絶縁膜上に形成され、一端が前記第1ボンディングパッドに接続された再配線と、当該再配線の他端に形成され、前記第1絶縁膜上に配置された第2ボンディングパッドと、当該第2ボンディングパッドの一部及び前記主面の最外周部を除く前記第1絶縁膜上に形成された第2絶縁膜と、前記第2ボンディングパッドに形成されたバンプ電極とを有する半導体装置において、少なくとも前記主面の四隅部を除き、前記第2絶縁膜の外周縁を前記第1絶縁膜の外周縁と合致させるか、前記第2絶縁膜の外周縁を前記第1絶縁膜の外周縁よりも内側に配置するという構成にした。
【0014】
このように、第2絶縁膜の外周縁を第1絶縁膜の外周縁と合致させるか、第2絶縁膜の外周縁を第1絶縁膜の外周縁よりも内側に配置すると、第1絶縁膜の外周縁を基準としてスクライブエリアを設定することができるので、第2絶縁膜にて第1絶縁膜を完全に覆い、第2絶縁膜の外周縁を基準としてスクライブエリアを設定する場合に比べて第1ボンディングパッドの開口端からスクライブエリア端までの距離を詰めることができ、1枚のウエハから切り出せる半導体装置の増加を図ることができる。一方、第1ボンディングパッドの開口端からスクライブエリア端までの距離を一定とした場合には、スクライブエリアのマージンを拡大することができてスクライブ時における不良品の発生率を抑制できると共に、第1絶縁膜5及び第2絶縁膜7の形成時のマージンを拡大することができてこれら各絶縁膜5,7の形成を容易なものにすることができる。よって、これらのことから半導体素子の製造コストの低減を図ることができる。
【0015】
【発明の実施の形態】
以下、本発明に係る半導体装置の第1例を図1及び図2に基づいて説明する。図1は第1実施形態例に係る半導体装置のバンプ電極を省略した平面図、図2は図1のA−A断面図である。
【0016】
本例の半導体装置は、基本的構成については図6乃至図8に示した従来の半導体装置と同じであり、図1及び図2に示すように、主面1に形成された半導体素子領域2と、当該半導体素子領域2の外周部に沿って配列された第1ボンディングパッド3と、半導体素子領域2を保護するために第1ボンディングパッド3の形成部を除く主面1上に形成されたパッシベーション膜4と、当該パッシベーション膜4上に形成された第1絶縁膜5と、当該第1絶縁膜5上に形成され一端が第1ボンディングパッド3に接続された再配線6と、当該再配線6を保護するために第1絶縁膜5上に形成された第2絶縁膜7と、再配線6の他端に形成された第2ボンディングパッド8上に設定されたバンプ電極9とから構成されている。
【0017】
半導体素子領域2、第1ボンディングパッド3及びパッシベーション膜4の形成は通常のウエハプロセスで行われ、再配線6、第2絶縁膜7及びバンプ電極9の形成は、ウエハプロセス終了後の再配線工程において行われる。
【0018】
第1絶縁膜5は、感光性ポリイミド樹脂などの感光性樹脂材料をもって構成され、図1及び図2に示すように、第1ボンディングパッド3の一部(中央部)及び主面1の最外周部を除く主面1上に形成される。この第1絶縁膜5は、再配線6の形成時における第1ボンディングパッド3の損傷を防止するため、第1ボンディングパッド3の開口端を覆うように形成される。この第1絶縁膜5の形成は、半導体装置のもとになるウエハの主面上に感光性樹脂材料よりなる樹脂層を均一な厚さに塗布した後、当該樹脂層を第1絶縁膜5の形状に露光して露光部を硬化し、次いで、未露光部を現像処理により除去することによって行う。
【0019】
第2ボンディングパッド8を含む再配線6は、銅めっきによって形成され、図1に示すように、第1絶縁膜5に配列される。この第2ボンディングパッド8を含む再配線6も、フォトリソグラフィ法によって形成される。即ち、第1絶縁膜5上にクロム又は銅などを一様にスパッタリングしてシード層を形成し、次いで当該シード層上にフォトレジスト層を均一な厚さに塗布し、フォトレジスト層を第2ボンディングパッド8を含む再配線6の形状に露光する。次いで、未露光部を現像処理によって除去し、露光部に対応するシード層を化学エッチングによって除去する。次いで、残存したフォトレジスト層をアッシングにて除去し、露光部に対応するシード層を露出させる。最後に、露出されたシード層に銅めっきを施して第2ボンディングパッド8を含む再配線6とする。
【0020】
第2絶縁膜7は、感光性ポリイミド樹脂などの感光性樹脂材料をもって構成され、図1及び図2に示すように、第2ボンディングパッド8の一部(中央部)及び主面1の最外周部を除く第1絶縁膜5上に形成される。この第2絶縁膜7の外周縁は、前記第1絶縁膜5の外周縁よりも内側に配置する。この第2絶縁膜7も、前記第1絶縁膜5と同様の方法で形成される。
【0021】
バンプ電極9は、鉛フリーはんだや共晶はんだなどからなるはんだボールをもって形成されており、第2ボンディングパッド8上に設置される。
【0022】
本例の半導体装置は、第2絶縁膜7の外周縁を第1絶縁膜5の外周縁よりも内側に配置したので、第1絶縁膜5の外周縁を基準としてスクライブエリアを設定することができ、第2絶縁膜7にて第1絶縁膜5を完全に覆い、第2絶縁膜7の外周縁を基準としてスクライブエリアを設定する場合に比べて第1ボンディングパッド3の開口端からスクライブエリア端までの距離を詰めることができることから、1枚のウエハから切り出せる半導体装置の数を増加することができる。即ち、図2に示すように、第1絶縁膜5の外周縁の形成精度を従来例に係る半導体装置と同様に±5μmとした場合には、第1ボンディングパッド3の開口端からスクライブエリア端までの距離を10μmとすることができ、1枚のウエハから切り出せる半導体装置の増加を図ることができる。一方、第1ボンディングパッド3の開口端からスクライブエリア端までの距離を従来例に係る半導体装置と同じとした場合には、スクライブエリアのマージンを拡大することができてスクライブ時における不良品の発生率を抑制できると共に、第1絶縁膜5及び第2絶縁膜7の形成マージンを拡大することができて、これら各絶縁膜5,7の形成を容易なものにすることができる。よって、これらのことから半導体素子の製造コストの低減を図ることができる。
【0023】
次に、本発明に係る半導体装置の第2例を図3乃至図5に基づいて説明する。図3は第2実施形態例に係る半導体装置のバンプ電極を省略した平面図、図4は図3のB−B断面図、図5は図3のC−C断面図である。
【0024】
本例の半導体装置は、これらの図に示すように、主面1の四隅部を除く部分については、第1実施形態例に係る半導体装置と同様に、第2絶縁膜7の外周縁を第1絶縁膜5の外周縁よりも内側に配置し、主面1の四隅部については、第1実施形態例に係る半導体装置とは逆に、第2絶縁膜7の外周縁を第1絶縁膜5の外周縁よりも外側に配置したことを特徴とする。その他の部分については第1実施形態例に係る半導体装置と同じであるので、説明を省略する。
【0025】
本例の半導体装置は、第1実施形態例に係る半導体装置と同様の効果を有するほか、主面1の四隅部について第2絶縁膜7の外周縁を第1絶縁膜5の外周縁よりも外側に配置したので、第1絶縁膜5の保護効果が高く、主面1に対する第1絶縁膜5の剥離を防止できて半導体装置の信頼性及び耐久性をより良好なものにすることができる。
【0026】
なお、前記各実施形態例においては、少なくとも主面1の四隅部を除く部分について、第2絶縁膜7の外周縁を第1絶縁膜5の外周縁よりも内側に配置したが、本発明の半導体装置はこれに限定されるものではなく、第2絶縁膜7の外周縁を第1絶縁膜5の外周縁と合致させることもできる。これによっても、前記各実施形態例に係る半導体装置と同様の効果を発揮することができる。
【0027】
【発明の効果】
以上説明したように、本発明の半導体装置は、第2絶縁膜の外周縁を第1絶縁膜の外周縁と合致させるか、第2絶縁膜の外周縁を第1絶縁膜の外周縁よりも内側に配置したので、第1絶縁膜の外周縁を基準としてスクライブエリアを設定することができ、第2絶縁膜にて第1絶縁膜を完全に覆い第2絶縁膜の外周縁を基準としてスクライブエリアを設定する場合に比べて第1ボンディングパッド3の開口端からスクライブエリア端までの距離を詰めることができて、1枚のウエハから切り出せる半導体装置の増加を図ることができる。一方、第1ボンディングパッドの開口端からスクライブエリア端までの距離を一定とした場合には、スクライブエリアのマージンを拡大することができてスクライブ時における不良品の発生率を抑制できると共に、第1絶縁膜及び第2絶縁膜の形成マージンを拡大することができてこれら各絶縁膜の形成を容易なものにすることができる。よって、これらのことから半導体素子の製造コストの低減を図ることができる。
【図面の簡単な説明】
【図1】第1実施形態例に係る半導体装置のバンプ電極を省略した平面図である。
【図2】図1のA−A断面図である。
【図3】第2実施形態例に係る半導体装置のバンプ電極を省略した平面図である。
【図4】図3のB−B断面図である。
【図5】図3のC−C断面図である。
【図6】従来例に係る半導体装置の斜視図である。
【図7】従来例に係る半導体装置のバンプ電極を省略した平面図である。
【図8】図7のD−D断面図である。
【符号の説明】
1 主面
2 半導体素子領域
3 第1ボンディングパッド(アルミパッド)
4 パッシベーション膜
5 第1絶縁膜
6 再配線
7 第2絶縁膜
8 第2ボンディングパッド
9 バンプ電極9(はんだボール)

Claims (1)

  1. 主面に形成された半導体素子領域と、当該半導体素子領域の外周部に配列された第1ボンディングパッドと、前記第1ボンディングパッドの一部及び前記主面の最外周部を除く前記主面上に形成された第1絶縁膜と、当該第1絶縁膜上に形成され、一端が前記第1ボンディングパッドに接続された再配線と、当該再配線の他端に形成され、前記第1絶縁膜上に配置された第2ボンディングパッドと、当該第2ボンディングパッドの一部及び前記主面の最外周部を除く前記第1絶縁膜上に形成された第2絶縁膜と、前記第2ボンディングパッドに形成されたバンプ電極とを有する半導体装置において、少なくとも前記主面の四隅部を除き、前記第2絶縁膜の外周縁を前記第1絶縁膜の外周縁と合致させるか、前記第2絶縁膜の外周縁を前記第1絶縁膜の外周縁よりも内側に配置したことを特徴とする半導体装置。
JP2003175951A 2003-06-20 2003-06-20 半導体装置 Expired - Fee Related JP3967293B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003175951A JP3967293B2 (ja) 2003-06-20 2003-06-20 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003175951A JP3967293B2 (ja) 2003-06-20 2003-06-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2005012042A true JP2005012042A (ja) 2005-01-13
JP3967293B2 JP3967293B2 (ja) 2007-08-29

Family

ID=34098955

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003175951A Expired - Fee Related JP3967293B2 (ja) 2003-06-20 2003-06-20 半導体装置

Country Status (1)

Country Link
JP (1) JP3967293B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049306A (ja) * 2007-08-22 2009-03-05 Fujikura Ltd 半導体装置
JP2016103533A (ja) * 2014-11-27 2016-06-02 旭化成エレクトロニクス株式会社 ホールセンサ及びホールセンサの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049306A (ja) * 2007-08-22 2009-03-05 Fujikura Ltd 半導体装置
JP2016103533A (ja) * 2014-11-27 2016-06-02 旭化成エレクトロニクス株式会社 ホールセンサ及びホールセンサの製造方法

Also Published As

Publication number Publication date
JP3967293B2 (ja) 2007-08-29

Similar Documents

Publication Publication Date Title
JP3701542B2 (ja) 半導体装置およびその製造方法
US6841853B2 (en) Semiconductor device having grooves to relieve stress between external electrodes and conductive patterns
JP3416545B2 (ja) チップサイズパッケージ及びその製造方法
US20040009630A1 (en) Semiconductor device and method for manufacturing the same
JPH08330313A (ja) 半導体装置およびその製造方法
JP4376388B2 (ja) 半導体装置
KR20220030005A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
JP2004079951A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPH08340002A (ja) 半導体装置の製造方法
JP2016136613A (ja) 半導体装置の製造方法および半導体装置
JP3967293B2 (ja) 半導体装置
JP2008235573A (ja) 半導体装置及びその製造方法
JP2005216921A (ja) 半導体装置製造用のメタルマスク及び半導体装置の製造方法
US6734554B2 (en) Semiconductor wafer with bumps of uniform height
JP4264823B2 (ja) 半導体装置の製造方法
JP2005012065A (ja) 半導体装置およびその製造方法
JP4150604B2 (ja) 半導体装置
JP4631223B2 (ja) 半導体実装体およびそれを用いた半導体装置
JP2005038944A (ja) 半導体装置
JP3722784B2 (ja) 半導体装置
JP2003017494A (ja) 半導体装置およびその製造方法
JP3526529B2 (ja) 半導体装置の製造方法
JPH10209154A (ja) 半導体装置
JP2004018964A (ja) 半導体ウエハおよび半導体装置の製造方法
JP2005038934A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051025

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070522

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070530

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100608

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100608

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110608

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110608

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120608

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120608

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120608

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120608

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130608

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees