JP2004515020A5

JP2004515020A5 -

Info

Publication number: JP2004515020A5
Application number: JP2002521300A
Authority: JP
Filing date: 2001-08-24
Publication date: 2006-03-23
Anticipated expiration: 2021-08-24

Description

【書類名】明細書
【発明の名称】受動マトリックス・メモリの検出装置及びそれに使用される読み出し方法
【特許請求の範囲】
【請求項１】メモリ・セルに記憶されているデータ、典型的には二進の１または０のデータからなる電流応答信号を検出し、時間的に連続する二つの電流応答信号値の積分を実行して、読み出し信号を生成する、強誘電体キャパシタよりなるメモリ・セルの複数をもって構成される受動マトリックス・メモリに記憶されているデータを読み出す検出装置（１０）において、
前記検出装置（１０）は、前記電流応答信号を検出し、積分回路（１１）の出力端子（１５）から得られる時間的に連続する二つの電流応答信号を記憶する記憶手段（１６・１７）に接続される積分回路（１１）を有し、
前記記憶手段（１６・１７）は、比較器または前記読み出し信号を比較する回路（１８）と接続されてなる
ことを特徴とする
検出装置（１０）。
【請求項２】前記積分回路（１１）は、１の演算増幅器（１２）と、該演算増幅器（１２）の反転入力端子（１４）と出力端子（１５）との間に接続されるキャパシタ（Ｃ１）とよりなる
ことを特徴とする
請求項１記載の検出装置（１０）。
【請求項３】前記積分回路（１１）は、前記キャパシタ（Ｃ１）と並列に接続されるスイッチ（ＳＷ１）を有する
ことを特徴とする
請求項２記載の検出装置（１０）。
【請求項４】前記記憶手段（１６・１７）は、１の第１の読み出し信号をサンプリング・記憶する１の第１の記憶手段（１６）と、第２の読み出し信号をサンプリング・記憶する第２の記憶手段（１７）と、前記記憶手段（１６）（１７）の出力端子に接続されて、アドレスされたメモリ・セルの状態を判定する比較回路（１８）と
を有する
ことを特徴とする
請求項１記載の検出装置（１０）。
【請求項５】前記記憶手段（１６・１７）は、キャパシタ（Ｃ２・Ｃ３）
を有する
ことを特徴とする
請求項４記載の検出装置（１０）。
【請求項６】前記比較回路（１８）は、演算増幅器である
ことを特徴とする
請求項４記載の検出装置（１０）。
【請求項７】１の補正回路（２１）が、前記第２の比較回路（１７）と前記積分回路（１１）の出力端子（１５）との間に接続されてなる
ことを特徴とする
請求項４記載の検出装置（１０）。
【請求項８】請求項１〜７のいずれかに記載されている検出装置（１０）を使用して、
第１の時点（ｔ１）と第２の時点（ｔ２）との期間に第１の読み込み値（ΔＱ１）を求め、
前記第２の時点（ｔ２）と第３の時点（ｔ３）との期間に第２の読み込み値（ΔＱ２）を求め、
前記第１の読み込み値（ΔＱ１）から前記第２の読み込み値（ΔＱ２）を減算して、差を求め、
該差を、一つのしきい値と比較し、
予め定められたプロトコールを使用し、前記比較の結果にもとづいて、メモリから読み出された論理値が、二進の１であるか０であるかを判定する
工程よりなる
ことを特徴とする
メモリ読み出し方法。
【請求項９】前記第１の時点（ｔ１）と第２の時点（ｔ２）との期間になされる第１の読み込み工程と前記第２の時点（ｔ２）と第３の時点（ｔ３）との期間になされる第２の読み込み工程との間に、時間遅れを設ける
ことを特徴とする
請求項８記載の読み取り方法。
【発明の詳細な説明】
【０００１】
本発明は、強誘電体キャパシタの形をしたメモリ・セルを含む受動マトリックス・メモリに記憶されたデータを読み出す検出装置に関し、前記検出装置は、データ、典型的に二進の１又は二進の０に相当する電流応答を検出し、かつ２つの読出し値の積分を遂行する。
【０００２】
本発明は、本発明に従う検出装置に使用される読出し方法に関し、本方法では、検出装置は、ワード線とビット線とを有しワード線とビット線との交さ点に強誘電体キャパシタの形をしたメモリ・セルを含む受動マトリックス・メモリに記憶されたデータを読み出すために使用され、検出装置は、典型的に二進の１又は二進の０でメモリ・セルに記憶されたデータに相当する電流応答を検出し、かつ読出し値の積分を遂行し、本読出し方法は、全てのワード線とビット線の電位を時間的に制御して、ワード線の電位を所定のワード線の電位から選択された電位にラッチし、かつビット線を所定のビット線の電位から選択された電位にラッチし、読出しサイクルにおいてビット線は、選択されたビット線と、この選択されたビット線と読出しサイクルを開始するために選択された電位にラッチされることによって活性化されたワード線との交さ点におけるメモリ・セルとの間に流れる電荷を検出するために、検出装置に接続される。
【０００３】
強誘電体マトリックス・メモリは、２つの型式に分けることができ、１つの型式は、メモリ・セルにリンクされた能動素子を含み、他の型式は、能動素子を持たない。以下では、メモリ・セルに局所的に関連しているダイオード又はトランジスタのような能動素子を持たない受動マトリックス・メモリにのみ焦点を当てる。
【０００４】
強誘電体マトリックス・メモリは、アクセス・トランジスタのような能動アクセス素子を持たない強誘電体キャパシタの形をしたメモリ・セルを有することができ、かつ片側に一組の並列導電電極（「ワード線」）を堆積され、かつ他の側に本質的に直交する一組の導電電極（「ビット線」）を堆積された薄い強誘電体材料を含む。この構成は、「受動マトリックス・メモリ」と称する。受動マトリックス・メモリでは、個々のメモリ・セルは、対向する電極の交さ点に形成されてメモリ・マトリックスを作り、メモリ・マトリックスは、そのマトリックスの縁から適当な電極を選択的に励起させることによって個々に電気的にアクセスすることができる。
【０００５】
メモリ・セルに書き込むには、正または負の電圧をそれらの電極に印加して、強磁性材料をそのヒステリシス曲線に沿ってその書込みデータ、二進の１又は二進の０に相当する安定状態へと推移させる。それゆえ、強誘電体キャパシタに記憶されたデータを判定するには、（典型的に電圧パルスの形をした）電圧をそのキャパシタの極板間に印加し、その上で電流応答を検出装置、典型的に検出増幅器によって検出する。検出装置は、典型的には、それぞれのビット線に直接に又は検出増幅器かゲートを経由して接続されている。
【０００６】
検出時の困難の１つは、二進の０と二進の１との間を弁別することができる基準を確立することである。１つの解決は、検出増幅器に基準電圧を導入することであり、これは、例えば、ＵＳ−Ａ−５９０５６７１に説明されている。基準より上のどの観察された信号も２つの論理状態の１つとみなされる一方、基準より下のどの信号も他の論理状態とみなされる。
【０００７】
しかしながら、説明された基準方法及び基準を目指す類似の方法には、いくつかの限界と欠点があり、これを更に下に説明する。
【０００８】
安定かつ予測可能な条件を仮定すると、寄生の寄与は、原理的に読出しサイクル時に検出増幅器によって記録されたものから一定量の電荷を減算することによって除去される。しかしながら、多くの場合、寄生の寄与の大きさと変動性は、これを不適当にする。それゆえ、装置に対する製造許容に加えて、疲労とインプリント経歴は、同じメモリ装置及び同じビット線でさえも異なったセル間で広い範囲にわたって変動することがあり、寄生電流は、読出し時の装置温度に強く依存することがある。更に、活動ビット線上の所与の未アドレス指定セルと関連した寄生電流は、このセルの実論理状態に依存することがある。この場合、活動ビット線上の全ての未アドレス指定セルからの累積寄生電流は、これらのセルに記憶されたデータの集合に依存し、これが予測を定めなければならない。それゆえ、直接基準を使用しては、多くの欠点がある。
【０００９】
上記の問題を取り扱うために基準レベルを隣接セルから得ることができる。隣接セルは、読み出したセルと同じ条件を有すると信じられる。しかしながら、これは、常に成り立つとは限らず、問題を生じる。
【００１０】
他の実施は、単一電流積分器に既知の分極変化に相当する信号レベルを供給させることである。次いで、非単位利得増幅器がこの電位を基準レベルとして複数の検出増幅器に分配する。
【００１１】
基準を得る上述の方法は、全て予測不可能な条件という問題を共有し、それゆえ、真の基準を得るために他の解決の必要が依然としてある。
【００１２】
それゆえ、検出装置の基準設定を改善し、それによって検出装置が雑音及び他の干渉背景信号に抵抗性になることが本発明の目的である。本発明の他の目的は、記憶されたデータの読出し時に未アドレス指定セルからの、すなわち、いわゆる「部分ワード読出し」時に得られた累積信号によって影響されない検出増幅器を提供することである。最後に、この種の検出装置に使用される読出し方法を提供することが本発明の目的である。
【００１３】
上述の目的ばかりでなく他の特徴及び利点は、検出装置で本発明に従って実現され、その検出装置は、それが電流応答を検出する積分回路及び２つの連続する読出し値であって、その１つが基準値である読出し値を記憶し比較する手段を含むことを特徴とする。
【００１４】
本発明に従う検出装置の有利な実施の形態において、積分回路は、演算増幅器及びこの演算増幅器の反転入力とその出力との間に接続されたキャパシタを含む。好適には、積分回路は、キャパシタに並列に接続されたスイッチを含む。
【００１５】
本発明に従う検出装置の有利な実施の形態において、２つの連続する読出し手段は、第１の読出し値をサンプリング／記憶する第１のサンプル／ホールド回路、第２の読出し値をサンプリング／記憶する第２のサンプル／ホールド回路及びアドレス指定されたメモリ・セルの状態を判定するためにサンプル／ホールド回路の出力に接続された比較回路を含む。
【００１６】
好適には、サンプル／ホールド回路は、キャパシタを含むことができ、かつ、好適には、比較回路は、演算増幅器である。
【００１７】
最後に、補正回路を第２のサンプル／ホールド回路と積分回路の出力との間に接続することができる。
【００１８】
上記の目的ばかりでなく他の特徴及び利点は、メモリ・セルの２つの連続する読出し、第１の読出し値と第２の読出し値とをそれぞれ発生するために、所定の時間間隔にわたって各読出しを積分すること、前記読出し値を記憶し、記憶された読出し値を比較すること及び検出した電荷に依存して論理値を判定することを特徴とする方法を用いて本発明に従って実現される。
【００１９】
本発明に従う読出し方法の有利な実施の形態において、読出しサイクル時の２つの連続する読出し間に動作復帰時遅延が導入される。
【００２０】
本発明を添付図面と関連して更に詳細に説明する。
【００２１】
本発明は、以下に（Ｉ）及び（ＩＩ）と名付ける２つの主要方式に従って遂行することができるデュアル読出しを実施する。
（Ｉ）デュアル検出動作を含む「単一読出し」によるデュアル読出しであって、それによってワード線ＷＬは、長ビット線の整定時間の後に１回高状態にパルスされ、これに２つの逐次読出し（積分）が続く。
（ＩＩ）デュアル読出しは、それによって第２の読出しが第１の読出しから減算されて記憶値を判定する。その利点は、共通オフセット／不整合が除去されることである。ワード線ＷＬは、２回パルスされ、かつ検出は、各ワード線ＷＬが高状態である間に遂行される。
【００２２】
デュアル読出し方法は、背景電流の影響を減少させ、かつ特定ビット線上に自己参照を提供する目的を有する。図１は、積分電荷対時間グラフを示す。背景電流の大きさ及び活動セルから発する電荷の大きさの差異は、例示したように曲線（ｉ）である。曲線（ii）は、そのセルに記憶された論理「１」を及び曲線（iii）は論理「０」を表す。この特定例で、第１の読出しは第１の時点ｔ₁と第２の時点ｔ₂との間で、及び第２の読出しは、第２の時点ｔ₂と第３の時点ｔ₃との間で遂行される。
【００２３】
検出された電荷間のより詳細な関係を図２が示す。活動セルが第１の時点ｔ₁と第２の時点ｔ₂との間の第１の読出しの間に「１」を含むと仮定すると、まず読出し値ΔＱ₁（「１」）＝Ｑ₄−Ｑ₁が検出され、及び第２の時点ｔ₂と第３の時点ｔ₃との間の第２の読出しの間に第２の読出し値ΔＱ₂（「１」）＝Ｑ₅−Ｑ₄が同様な仕方で検出される。以下で触れるように、第１の読出し値は、第１のサンプル／ホールド回路に記憶され、第２の読出し値は、第２のサンプル／ホールド回路に記憶される。これらは、電荷記憶素子として、例えば、キャパシタを含むことができる。他の電荷記憶素子も、もちろん可能である。これは、本発明に従う検出装置の実施の形態についての論議と関連して以下に説明する。
【００２４】
「０」を含む活動セルについても同じようにして、ΔＱ₁（「０」）＝Ｑ₂−Ｑ₁及びΔＱ₂（「０」）＝Ｑ₃−Ｑ₂を得る。しかし、ΔＱ₁は、この例では、「１」と「０」の両方についてΔＱ₂より大きい。したがって、「０」を「１」から明確に区別するために、しきい値レベルを導入する必要がある。
【００２５】
図３は、上記に説明した主要センシング方式（Ｉ）と（ＩＩ）の両方を取り扱い範囲に含むデュアル読出しを提供する本発明に従う検出装置１０の主要機能の構成要素を概略的に示す。まず、読出し、典型的にはビット線ＢＬ上の電流Ｉ_BLの積分が積分回路１１（破線の内側）によって遂行され、この積分回路は、非反転入力１３と反転入力１４を持つ積分増幅器１２及び増幅器１２の非反転入力１４と出力との間で並列に接続されたフィードバック・キャパシタＣ１を含む。積分回路１１から出力された第１の読出し値と第２の読出し値は、それぞれ第１のサンプル／ホールド回路１６、第２のサンプル／ホールド回路１７に記憶される。各サンプル／ホールド回路１６、１７は、制御信号ＣＴＲＬ１、ＣＴＲＬ２に対する入力を有する。比較器、好適には、演算増幅器１８は、その非反転入力１９を経由してサンプル／ホールド回路１６及びその反転入力２０を経由してサンプル／ホールド回路１７に接続されている。比較器は、デュアル読出しで検出された２つの記憶された読出し値を比較しかつ比較結果をその出力上のデータ出力信号Ｄ_outとして発生する。
【００２６】
ここではＶ_00-offsetで表す仮説値をしきい値レベルとして導入するならば、出力に対する次の条件を得る。
【００２７】
【数１】
ΔＱ₁−ΔＱ₂＞Ｖ_00-offset、これは「１」と変換され、及び
ΔＱ₁−ΔＱ₂＜Ｖ_00-offset、これは「０」と変換される。
【００２８】
このようにして、積分増幅器の背景電流、オフセット及びトランジスタのプロセス変動は、ΔＱ₁−ΔＱ₂の計算に定数値として現れることになる。この誤差は、補正回路で仮説値Ｖ_00-offsetを調節することによって除去することができる。図３ｂは、図３ａの装置の変形実施の形態であるが、第２のサンプル／ホールド回路１７と積分回路１１の出力１５との間に補正回路２１を接続したものを示す。
【００２９】
本発明の好適実施の形態を例示する図４を記述する。この実施の形態では、検出装置１０は、積分回路１１（破線の内側）を含み、この積分回路は、非反転入力１３、反転入力１４、出力１５を有する演算増幅器１２及び演算（積分）増幅器１２の出力１５と反転入力１４との間に接続されたフィードバック・キャパシタＣ１を含む。フィードバック・キャパシタＣ１と並列に第１のスイッチＳＷ１が具備され、このスイッチを検出を開始する前に閉じることができる。第１のスイッチＳＷ１は、少なくとも２つの状態間開状態と閉状態との間でスイッチでき、それらの状態のうちの開状態を図示する。
【００３０】
フィードバック・キャパシタＣ１は、初期的に短絡されてビット線ＢＬを演算増幅器１２の出力段を通して非反転入力１３の電位に充電させる。ビット線電位Ｖ_BLは、スィッチング・レベルＶ_Sから演算増幅器１２の入力オフセットＶ_offsetだけ異なることになる。しかしながら、入力オフセット電圧Ｖ_offsetの大きさがメモリ・セルの全スイッチング電位Ｖ_Sに比較して小さい限り、それは無視することができる。
【００３１】
第１のスイッチＳＷ１が開くとき、少量の電荷がキャパシタＣ１からビット線ＢＬ上へ注入され、かつ、積分回路１１の出力１５に接続されている比較器１８で取り消さなければならない。その後にビット線ＢＬへ流れる電流は、またフィードバック・キャパシタＣ１を通して流れなければならず、Ｑ／Ｃの電位偏移を生じ、ここにＱは、読み出される活動メモリ・セルからの電荷であり、Ｃは、フィードバック・キャパシタンスである。ビット線ＢＬ上の電位は、ほとんど一定のままであり、演算増幅器１２の開ループ利得によって決定されるから、ビット線ＢＬの全キャパシンスＣ_BLは、観察される信号レベルに影響しない。その信号の大きさは、フィードバック・キャパシタＣ１の値の慎重な選択によってまた確立されることがある。
【００３２】
積分回路１１の出力１５は、サンプル／ホールド回路１６に相当するキャパシタＣ２を経由して比較器１８に交流結合される。絶対基準を提供するために、スイッチＳＷ２は、接地とキャパシタＣの出力側との間に接続されている。スイッチＳＷ１からの過渡現象を取り消すために、スイッチＳＷ２は、積分回路１１による検出が開始した後に開く。
【００３３】
単一ビット線ＢＬの逐次積分に基づいて自己参照アルゴリズムを開発することは可能である。この２段検出では、積分回路１１は、ビット線ＢＬ上の漏れ電流及び他の同相雑音を取り消すために自己参照を提供する。図４に例示したように、図３ａでサンプル／ホールド回路１６として動作する第２のキャパシタＣ２を経由した出力１５と比較器１８の非反転入力との間に接続された第３のスイッチＳＷ３及び接地と比較器１８の反転入力との間に接続された第４のスイッチＳＷ４は、この目的のために提供される。第４のスイッチＳＷ４の上側は、図３ａでサンプル／ホールド回路１７として動作する第３のキャパシタＣ３を経由して出力１５に接続されている。演算増幅器１２を含む積分回路１１のリセットの間、第１のスイッチＳＷ１、第２のスイッチＳＷ２、第３のスイッチＳＷ３及び第４のスイッチＳＷ４は、閉じられる。第１のスイッチＳＷ１が開いて積分を開始させ、これに続いて第２のスイッチＳＷ２は、第１のスイッチＳＷ１の開きによって導入されたオフセット誤差をラッチする。第１の時間間隔の後、第３のスイッチＳＷ３が開かれて、第２のキャパシタＣ２の第１の時間間隔の積分値（図２の時点ｔ₂とｔ₁との間の期間を参照）を分離する。第４のスイッチＳＷ４が開かれて（第３のスイッチＳＷ３が開く前におそらく）第２の時間間隔の間の積分を開始する。どんな漏れ電流も比較器１８の入力に同相信号として現れることになり、それゆえ、取り消され、分極変化から起こる電荷差のみを残す。第２のキャパシタＣ２と第３のキャパシタＣ３に対する積分の期間は、比較器１８に適当なマージンを確立するために、必要に従って調節されることがある。
【００３４】
本発明の検出装置を使用して本発明に従って読出しを遂行するアドレス指定方式をいくらか詳細に説明することにする。
【００３５】
読出しサイクルの間、全てのワード線とビット線上の電位をプロトコル又はタイミング順序に従って時間的に制御し、それによってワード線の電位を所定のワード線の電位から選択された電位に所定の順序でラッチし、他方、ビット線を所定のビット線の電位から選択された電位にラッチするか又は前記ビット線は、タイミング順序の或る期間にビット線と、このビット線に接続するセルとの間に流れる電荷を検出する回路に接続されるかのどちらかであり、アドレス指定された２つの連続読出しは、その読出しサイクルの間に遂行される。得られた２つの読出し値は、サンプル／ホールド回路に記憶され、かつ最後に検出装置の比較器で比較される。
【００３６】
連続読出しの間に動作復帰時遅延又はドウェル遅延があることがある。アドレス指定されたセルの論理値を判定する（そのセルが論理「０」又は論理「１」を含むかどうか判定する）ために、読出しサイクルの２つの読出しのうちの第１のサイクルの間に遂行された検出装置によって検出された電流の積分の結果は、第１のサンプル／ホールド回路に記憶される。読出しは、常に、「０」で終わる破壊読出しであり、したがって、メモリ・セルをその初期状態に回復させなければならない（というのは、破壊読出しのゆえに「１」又は「０」は、常に「０」に終わるからである）。ドウェル遅延は、メモリ・セルの材料を緩和状態に復帰させるるために挿入される。第２の読出しは、第１の読出しの間に使用されたものと同等のパルシング及びセンシング・プロトコルを使用して実行される。第２の読出しの結果は、第１の読出しと同じようにして評価され、かつ第２のサンプル／ホールド回路に記憶される。第１及び第２のサンプル／ホールド回路に記憶された値は、次いで、アドレス指定されたセルの状態を判定するために比較器に転送される。連続読出しは、ビット線を両方の場合、共に同じ条件にするから、オフセット電流は、ほとんど打ち消される。同じ検出装置、典型的には、同様に同じ積分増幅器の使用は、回路パラメータ値と構成要素値の整合に関する心配を除去する。
【００３７】
デュアル・スロープ積分は、ポリマ・メモリ材料を用いた強磁性メモリにおける多数の潜在的問題に特に取り組む。まず、比較は、零に極めて近いマージンで確立することができる。したがって、電荷が低レベルで解放され、かつ緩慢に起こる疲労したメモリ・セルで、検出装置は、その状態を依然として明確に区別することになる。この理由は、第１の時間間隔に解放された全電荷が後続の（等価な）時間間隔に解放される全電荷よりも大きいからである。メモリ・セル値を適正に検出するために、疲労のレベルについての先験的知識は、必要ない。同様に、インプリントに続いて、所与の第１の時間間隔に解放された電荷の絶対大きさは、保持力の場の偏移に因って減少させられるが、しかし、相対値は、依然として秩序を保っている。やはり、メモリ・セルの状態は、インプリントの大きさの知識なしでデュアル・スロープ積分を用いて決定することができる。
【００３８】
本発明の代替実施の形態では、読出しサイクルの直前の先読出しサイクルであって、前者と１点においてだけ、すなわち、活動ワード線を全然偏移させないという点においてだけ、異なっている先読出しサイクルを使用することが可能である。その場合、検出装置は、後続の読出しサイクルにおける場合のようにビット線の電圧偏移に対して正確に同じタイム・スロットに活性化される。それゆえ、先読出しサイクルの間に検出された累積電荷を活動セルからの寄与を含む読出しサイクルの間に捕獲された寄生電流寄与に極めて正確に対応させる。先読出しからの検出電荷は、記憶され、かつ読出しサイクルの間に記録された電荷から減算されて、活動メモリ・セルのスイッチング過渡現象又は非スイッチング過渡現象から所望の正味電荷を生じる。
【図面の簡単な説明】
【図１】
本発明に使用されるデュアル・スロープ積分の原理を示すグラフ図である。
【図２】
図１に示した原理を更に詳細に示すグラフ図である。
【図３ａ】
本発明に従う検出装置の一般的回路図である。
【図３ｂ】
図３ａの検出装置の変形回路図である。
【図４】
本発明の好適実施の形態に従うデュアル・スロープ積分を用いる検出装置の回路図である。