JP2004343118A5 - - Google Patents

Claims (10)

1. 金属酸化物半導体（ＭＯＳ）デバイスであって、
   第１の導電型の半導体層と、
   前記半導体層内に形成された第２の導電型の第１のソース／ドレイン領域と、
   前記半導体層内に形成され、かつ前記第１のソース／ドレイン領域から離隔された第２の導電型の第２のソース／ドレイン領域と、
   前記半導体層の上側表面の近縁に、かつ前記第１と第２のソース／ドレイン領域の間に少なくとも部分的に形成され、互いに離隔された複数の区画を有する第１のゲートと、
   前記半導体層の上側表面の近縁に形成された第２のゲートであって、第２のゲートが前記第１のゲートの複数の区画のうちの少なくとも２つの間に形成された第１の端部および前記第１の端部の反対側にあって前記第１のゲートの少なくとも一部分の上に形成された第２の端部を有し、前記第２の端部が前記第１の端部よりも広く、前記第１と第２のゲートが互いに電気的に分離された第２のゲートとを含むデバイス。
2. 前記第１のゲートに印加される第１の周波数範囲の第１の信号に応答して前記第１と第２のソース／ドレイン領域の間にチャネルが形成されるように構成され、前記チャネルが前記第２のゲートに印加される第２の周波数範囲の第２の信号に応答して少なくとも部分的に調節される、請求項１に記載のデバイス。
3. 前記第１のソース／ドレイン領域が前記デバイスのソースであり、前記第２のソース／ドレイン領域が前記デバイスのドレインである、請求項１に記載のデバイス。
4. 拡散型ＭＯＳ（ＤＭＯＳ）デバイスを含む、請求項１に記載のデバイス。
5. 前記第１のゲートの下で第１の厚さを有し、前記第２のゲートの第１の端部の下で第２の厚さを有する前記第１と第２のゲートの下に絶縁層が形成され、前記第２の厚さが前記第１の厚さよりも小さい、請求項１に記載のデバイス。
6. 前記第２のゲートがＴ字構造を含み、前記Ｔ字構造の基部の少なくとも一部分が前記第１のゲートの複数の区画のうちの少なくとも２つの間に形成される、請求項１に記載のデバイス。
7. 前記第２の周波数範囲が前記第１の周波数範囲よりも実質的に高い、請求項１に記載のデバイス。
8. 前記第２のゲートが逆Ｌ字構造を含み、前記逆Ｌ字構造の基部の少なくとも一部分が前記第１のゲートの複数の区画のうちの少なくとも２つの間に形成される、請求項１に記載のデバイス。
9. 少なくとも１つの金属酸化物半導体（ＭＯＳ）デバイスを含む集積回路であって、前記少なくとも１つのＭＯＳデバイスが、
   第１の導電型の半導体層と、
   前記半導体層内に形成された第２の導電型の第１のソース／ドレイン領域と、
   前記半導体層内に形成され、かつ前記第１のソース／ドレイン領域から離隔された第２の導電型の第２のソース／ドレイン領域と、
   前記半導体層の上側表面の近縁に、かつ前記第１と第２のソース／ドレイン領域の間に少なくとも部分的に形成され、互いに離隔された複数の区画を有する第１のゲートと、
   前記半導体層の上側表面の近縁に形成された第２のゲートであって、第２のゲートが前記第１のゲートの複数の区画のうちの少なくとも２つの間に形成された第１の端部および前記第１の端部の反対側にあって前記第１のゲートの少なくとも一部分の上に形成された第２の端部を有し、前記第２の端部が前記第１の端部よりも広く、前記第１と第２のゲートが互いに電気的に分離された第２のゲートとを含む集積回路。
10. 金属酸化物半導体（ＭＯＳ）デバイスを形成する方法であって、
    半導体層の上側表面の近縁で、互いに離隔された複数の第１のゲート構造を含む第１のゲートを形成する工程と、
    前記半導体層の上側表面の近縁で少なくとも第２のゲートを形成する工程であって、前記第２のゲートが前記複数の第１のゲート構造のうちの少なくとも２つの間に形成された第１の端部および前記第１の端部の反対側にあって前記第１のゲートの少なくとも一部分の上に形成された第２の端部を有し、前記第２の端部が前記第１の端部よりも広くなるように前記第２のゲートが構成され、前記第１のゲートと前記第２のゲートが互いに電気的に分離された工程と、
    前記第１と第２のゲートの近縁で前記半導体層内に第１と第２のソース／ドレイン領域を形成する工程とを含む方法。