JP2004274571A - Ａｇｃ回路 - Google Patents
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Abstract
【課題】抵抗器とキャパシタから構成される積分回路を必要としないＡＧＣ回路を提供する。
【解決手段】利得制御電圧Ｖ８により制御される可変利得制御回路１で入力信号を増幅しまたは減衰させるときに、可変利得増幅回路１の出力信号を整流回路２で整流し、整流回路２の出力信号と任意に設定した電圧とを電圧比較器３で比較する。電圧比較器３の出力信号でアップ・ダウンカウンタ５のアップカウント動作とダウンカウント動作とを切換制御し、アップ・ダウンカウンタ５のカウント値に応じた電圧をＤ／Ａ変換回路５から出力する。そして、Ｄ／Ａ変換回路５から出力される電圧に対応した利得制御電圧Ｖ８を可変利得増幅回路１に供給する。
【選択図】 図１
【解決手段】利得制御電圧Ｖ８により制御される可変利得制御回路１で入力信号を増幅しまたは減衰させるときに、可変利得増幅回路１の出力信号を整流回路２で整流し、整流回路２の出力信号と任意に設定した電圧とを電圧比較器３で比較する。電圧比較器３の出力信号でアップ・ダウンカウンタ５のアップカウント動作とダウンカウント動作とを切換制御し、アップ・ダウンカウンタ５のカウント値に応じた電圧をＤ／Ａ変換回路５から出力する。そして、Ｄ／Ａ変換回路５から出力される電圧に対応した利得制御電圧Ｖ８を可変利得増幅回路１に供給する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、通信システムまたは音声システムにおいて、出力信号の振幅が一定となるように入力信号の振幅に応じて可変利得増幅回路の利得を制御して入力信号の変動を抑制するＡＧＣ回路に関するものである。
【０００２】
【従来の技術】
従来のＡＧＣ回路としては特許第２９０１８９９号公報で提案されているものがある。
【０００３】
図１７は上記特許第２９０１８９９号公報に記載された従来のＡＧＣ回路を示すものである。図１７において、Ａ１は入力信号ＶＡが供給される信号入力端子である。３１は利得制御電圧Ｖ３３により制御される利得に応じて入力信号ＶＡを増幅または減衰して出力信号ＶＢを出力する可変利得増幅回路である。Ｂ１は可変利得増幅回路３１の出力端子である。３２は可変利得増幅回路３１の出力電圧を整流する整流回路である。３３は整流回路３２により整流された電圧を積分して直流電圧にする積分回路である。３４は積分回路３３を構成する抵抗器である。３５は積分回路３３を構成するキャパシタである。３６は積分回路３３から入力された直流電圧Ｖ３１と基準電圧Ｖ３２との差分に比例した電圧を利得制御電圧Ｖ３３として出力する直流増幅回路である。３７は直流増幅回路３６の基準電圧入力端子であり、可変利得増幅回路３１の利得は直流増幅回路３７の出力電圧である利得制御電圧Ｖ３３により制御される。なお、図１７では、直流増幅回路３６の基準電圧回路および電圧制御スイッチ、ＡＧＣ回路のオン・オフを切り換える回路を省略している。
【０００４】
なお、上記の直流増幅回路３６に与える基準電圧は、抵抗分割により作成している。そして、抵抗分割回路の出力部にＭＯＳトランジスタを接続し、このＭＯＳトランジスタのオン・オフにより基準電圧の値を切り替え、ＡＧＣ特性の変更を行っている。このＭＯＳトランジスタを電圧制御スイッチと称している。
【０００５】
上記のように構成された従来のＡＧＣ回路の動作を、以下に図面に基づいて説明する。
【０００６】
入力端子Ａ１から入力された入力信号ＶＡは、可変利得増幅回路３１により増幅または減衰され、出力信号ＶＢとなって出力端子Ｂ１より出力される。出力信号ＶＢは、整流回路３２および積分回路３３を介して、その大きさ（振幅）に応じた直流電圧Ｖ３１に変換される。直流電圧Ｖ３１は、さらに直流増幅回路３６に入力される。
【０００７】
直流増幅回路３６は、直流電圧Ｖ３１と基準電圧Ｖ３２との差分に比例した電圧を利得制御電圧Ｖ３３として出力する。この利得制御電圧Ｖ３３が可変利得増幅回路３１に与えられる。
【０００８】
ＡＧＣ回路は、入力信号ＶＡの振幅が大きい場合には可変利得増幅回路３１の利得を下げ、入力信号ＶＡの振幅が小さい場合には可変利得増幅回路３１の利得を上げるように設定されている。そのため、上記動作を繰り返すことで、出力信号ＶＢはある一定の振幅レベルに収束する。このレベルは、直流電圧Ｖ３１と基準電圧Ｖ３２と利得制御信号電圧Ｖ３３もしくは可変利得増幅回路３１の利得との関係により予め定めることができる。
【０００９】
この従来例では、ＡＧＣの応答時間、つまり、アタックタイム・リカバリータイムは、外付けのコンデンサを選択することで決めている。例えば、外付け容量が０．４７μＦ時には、アタックタイムが約１ｍｓｅｃになり、リカバリータイムが約１ｓｅｃになる。
【００１０】
【特許文献１】
特許第２９０１８９９号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、従来のＡＧＣ回路では、整流回路３２によって整流された整流信号を積分することによって、可変利得増幅回路３１の出力信号ＶＢを直流電圧Ｖ３１に変換しなければならない。
【００１２】
ところが、そのためには上記積分回路３３を構成する抵抗器３４とキャパシタ３５の容量値により決定される積分動作の時定数を、入力信号ＶＡとしてのアナログ信号の最低信号周期に対して、充分に大きな時定数で積分する必要がある。その結果、一般的にキャパシタ３５の静電容量値は、半導体集積回路には内蔵不可能な非常に大きな値になってしまうという課題を有していた。
【００１３】
本発明は、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易なＡＧＣ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
請求項１に記載の発明のＡＧＣ回路は、利得制御信号により制御される利得を有する可変利得増幅回路と、可変利得増幅回路の出力信号を整流する整流回路と、整流回路により整流された整流信号を予め任意に設定した電圧と比較する第１の電圧比較器と、第１の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第１のアップ・ダウンカウンタと、第１のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第１のＤ／Ａ変換回路とを備えている。
【００１５】
そして、第１のＤ／Ａ変換回路から出力される電圧に対応した利得制御信号を可変利得増幅回路に供給するようにしている。
【００１６】
この構成によれば、可変利得増幅回路の出力信号を整流した整流信号を予め設定した任意の電圧と比較し、その比較結果に応じてアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、アップ・ダウンカウンタのカウント値に対応した利得制御信号を利得制御増幅器にフィードバックする。これによって、可変利得増幅回路への入力信号の振幅の変動にかかわらず可変利得増幅回路の出力信号の振幅が安定することになる。この動作では、アップ・ダウンカウンタのアップカウント動作およびダウンカウント動作がキャパシタの充放電動作と同様の働きをすることになる。したがって、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易である。さらにアタックタイムおよびリカバリータイムを容易に調整することが可能な優れたＡＧＣ回路を提供することができる。
【００１７】
請求項２に記載の発明のＡＧＣ回路は、請求項１記載のＡＧＣ回路において、第１のアップ・ダウンカウンタに第１のアップカウント動作用クロックと第１のダウンカウント動作用クロックとをそれぞれ独立して入力している。
【００１８】
この構成によれば、第１のアップ・ダウンカウンタに第１のアップカウント動作用クロックと第１のダウンカウント動作用クロックを独立して入力しているので、アップ・ダウンカウンタのカウントアップ速度とカウントダウン速度を独立して変えることができる。したがって、請求項１に記載の発明と同様の効果が得られる上に、アタックタイムおよびリカバリータイムを独立して調整できる。
【００１９】
請求項３に記載の発明のＡＧＣ回路は、請求項１または２に記載のＡＧＣ回路において、第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のレジスタを設け、第１の電圧比較器の出力電圧を第１の基準クロックの周期で第１のレジスタに格納し、第１のレジスタに格納された電圧のレベルに応じて第１のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、第１の基準クロックの周期より短い期間内における第１の電圧比較器の出力電圧の変化を前記第１のアップ・ダウンカウンタへ伝えないようにしている。
【００２０】
この構成によれば、第１のレジスタを設けたことにより、第１の基準クロックの周期より短い期間内における第１の電圧比較器の出力電圧の変化を第１のアップ・ダウンカウンタへ伝えないようにできる。したがって、請求項１または２に記載の発明と同様の効果が得られる上に、予め設定された入力信号のレベル変化に対する出力応答性よりも、短い時間での入力信号レベル変化には追従しない、さらに高精度なＡＧＣ回路を提供することができる。
【００２１】
請求項４に記載の発明のＡＧＣ回路は、請求項１または２に記載のＡＧＣ回路において、第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、第１のアップ・ダウンカウンタのカウント値に応じて第１の電圧比較器の出力電圧を第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにしている。
【００２２】
この構成によれば、第１のカウント動作制御回路により第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限することができる。したがって、請求項１または２に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【００２３】
請求項５に記載の発明のＡＧＣ回路は、請求項３に記載のＡＧＣ回路において、第１のレジスタと第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、第１のアップ・ダウンカウンタのカウント値に応じて第１のレジスタの出力電圧を第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにしている。
【００２４】
この構成によれば、第１のカウント動作制御回路により第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限することができる。したがって、請求項３に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【００２５】
請求項６に記載の発明のＡＧＣ回路は、請求項１，２または３に記載のＡＧＣ回路において、第１のアップ・ダウンカウンタは、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限する機能を有する。
【００２６】
この構成によれば、アップ・ダウンカウンタにより第１のアップ・ダウンカウンタ自身のカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限することができる。したがって、請求項１，２または請求項３に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【００２７】
請求項７に記載の発明のＡＧＣ回路は、利得制御信号により制御される利得を有する可変利得増幅回路と、可変利得増幅回路の出力信号を整流する整流回路と、整流回路により整流された整流信号を予め任意に設定した電圧と比較する第１の電圧比較器と、第１の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第１のアップ・ダウンカウンタと、第１のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第１のＤ／Ａ変換回路と、第２の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第２のアップ・ダウンカウンタと、第２のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第２のＤ／Ａ変換回路と、第１のＤ／Ａ変換回路の出力電圧と第２のＤ／Ａ変換回路の出力電圧とを比較する第２の電圧比較器と、第２の電圧比較器の出力電圧のレベルに基づき第１のＤ／Ａ変換回路の出力電圧と第２のＤ／Ａ変換回路の出力電圧のうちのいずれか高い方の出力電圧を出力する切換回路とを備えている。
【００２８】
そして、前記切換回路から出力される電圧に対応した利得制御信号を前記可変利得増幅回路に供給するようにしている。
【００２９】
この構成によれば、可変利得増幅回路の出力信号を整流した整流信号を予め設定した任意の電圧と比較し、その比較結果に応じてアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、アップ・ダウンカウンタのカウント値に対応した利得制御信号を利得制御増幅器にフィードバックする。これによって、可変利得増幅回路への入力信号の振幅の変動にかかわらず可変利得増幅回路の出力信号の振幅が安定することになる。この動作では、アップ・ダウンカウンタのアップカウント動作およびダウンカウント動作がキャパシタの充放電動作と同様の働きをすることになる。したがって、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易である。さらに、アタックタイムおよびリカバリータイムを容易に調整することが可能な優れたＡＧＣ回路を提供することができる。また、第２のアップ・ダウンカウンタおよび第２のＤ／Ａ変換回路、第２の電圧比較器および切換回路を設け、第１および第２のＤ／Ａ変換回路の出力電圧を比較し、その比較結果に基づいて第２のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作を切り換えるとともに、切換回路で第１および第２のＤ／Ａ変換回路の出力電圧のうち高い方を利得制御信号として利得制御増幅器にフィードバックする。これによって、入力信号の変化の状態によって、第１および第２のＤ／Ａ変換回路の出力電圧を選択することができる。その結果、入力信号の変化の状態によって、利得制御信号の応答特性を切り換えることが可能となる。したがって、例えば音声信号処理に使用した場合、入力される連続した複数の信号に対して違和感の無い音声信号を提供できるさらに優れたＡＧＣ回路を提供することができる。
【００３０】
請求項８に記載の発明のＡＧＣ回路は、請求項７記載のＡＧＣ回路において、第１のアップ・ダウンカウンタに第１のアップカウント動作用クロックと第１のダウンカウント動作用クロックとを独立してそれぞれ入力し、第２のアップ・ダウンカウンタに第２のアップカウント動作用クロックと第２のダウンカウント動作用クロックとをそれぞれ独立して入力している。
【００３１】
この構成によれば、第１のアップ・ダウンカウンタに第１のアップカウント動作用クロックと第１のダウンカウント動作用クロックを独立して入力しているので、アップ・ダウンカウンタのカウントアップ速度とカウントダウン速度を独立して変えることができる。したがって、請求項７に記載の発明と同様の効果が得られる上に、アタックタイムおよびリカバリータイムを独立して調整できる。
【００３２】
請求項９に記載の発明のＡＧＣ回路は、請求項７または８に記載のＡＧＣ回路において、第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のレジスタを設け、第１の電圧比較器の出力電圧を第１の基準クロックの周期で第１のレジスタに格納し、第１のレジスタに格納された電圧のレベルに応じて第１のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、第１の基準クロックの周期より短い期間内における第１の電圧比較器の出力電圧の変化を第１のアップ・ダウンカウンタへ伝えないようにしている。
【００３３】
この構成によれば、第１のレジスタを設けたことにより、第１の基準クロックの周期より短い期間内における第１の電圧比較器の出力電圧の変化を第１のアップ・ダウンカウンタへ伝えないようにできる。したがって、請求項７または８に記載の発明と同様の効果が得られる上に、予め設定された入力信号のレベル変化に対する出力応答性よりも、短い時間での入力信号レベル変化には追従しない、さらに高精度なＡＧＣ回路を提供することができる。
【００３４】
請求項１０に記載の発明のＡＧＣ回路は、請求項９に記載のＡＧＣ回路において、第２の電圧比較器と第２のアップ・ダウンカウンタおよび切換回路との間に第２のレジスタを設け、第２の電圧比較器の出力電圧を第２の基準クロックの周期で第２のレジスタに格納し、第２のレジスタに格納された電圧のレベルに応じて第２のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、第２の基準クロックの周期より短い期間内における第２の電圧比較器の出力電圧の変化を第２のアップ・ダウンカウンタへ伝えないようにしている。
【００３５】
この構成によれば、第２のレジスタを設けたことにより、第２の基準クロックの周期より短い期間内における第２の電圧比較器の出力電圧の変化を第２のアップ・ダウンカウンタのアップ・ダウン動作制御入力端子へ伝えないようにできる。したがって、請求項７または８に記載の発明と同様の効果が得られる上に、切換回路およびアップ・ダウンカウンタの双方の動作が安定し、可変利得増幅回路の動作が安定するため、さらに優れたＡＧＣ回路を提供することができる。
【００３６】
請求項１１に記載の発明のＡＧＣ回路は、請求項７または８に記載のＡＧＣ回路において、第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、第１のアップ・ダウンカウンタのカウント値に応じて第１の電圧比較器の出力電圧を第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにしている。また、第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、第２のアップ・ダウンカウンタのカウント値に応じて第２の電圧比較器の出力電圧を第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限するようにしている。
【００３７】
この構成によれば、第１のカウント動作制御回路により第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限することができる。したがって、請求項７または８に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【００３８】
請求項１２に記載の発明のＡＧＣ回路は、請求項１０に記載のＡＧＣ回路において、第１のレジスタと第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、第１のアップ・ダウンカウンタのカウント値に応じて第１のレジスタの出力電圧を第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにしている。また、第２のレジスタと第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、第２のアップ・ダウンカウンタのカウント値に応じて第２のレジスタの出力電圧を第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限するようにしている。
【００３９】
この構成によれば、第１のカウント動作制御回路により第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限することができる。したがって、請求項９に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【００４０】
請求項１３に記載の発明のＡＧＣ回路は、請求項７，８，９または１０に記載のＡＧＣ回路において、第１のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限する機能を有する。また、第２のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する機能を有する。
【００４１】
この構成によれば、アップ・ダウンカウンタにより第１のアップ・ダウンカウンタ自身のカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限することができる。したがって、請求項７，８または請求項９に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【００４２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００４３】
（第１の実施の形態：請求項１，２に対応する）
図１は本発明の第１の実施の形態のＡＧＣ回路の構成を示すブロック図である。図１において、Ａは入力信号ＶＡが供給される信号入力端子である。１は利得制御電圧Ｖ８により制御される利得に応じて入力信号ＶＡの電圧を増幅または減衰して出力信号ＶＢを出力する可変利得増幅回路である。Ｂは可変利得増幅回路１の出力端子である。２は可変利得増幅回路１の出力電圧を整流する整流回路である。これより以降、整流回路２は全波整流回路として説明するが、半波整流回路でもかまわない。３は整流回路２で整流された整流信号（出力信号）Ｖ１を予め設定した任意の閾値電圧Ｖ２と比較し、出力信号Ｖ１が閾値電圧Ｖ２よりも高い場合にはハイレベルの電圧Ｖ３を出力し、低い場合にはローレベルの電圧Ｖ３を出力する第１の電圧比較器である。４は第１の電圧比較器３に閾値電圧Ｖ２を入力する閾値電圧入力端子である。５は第１のアップ・ダウンカウンタである。６は第１の電圧比較器３の出力電圧Ｖ３を制御信号Ｖ４として入力し、アップ・ダウン動作を制御するためのアップ・ダウン動作制御入力端子である。７はアップカウント動作用クロックＶ５を入力する入力端子である。８はダウンカウント動作用クロックＶ６を入力する入力端子である。９は第１のアップ・ダウンカウンタ５のカウント値Ｃに応じた直流電圧Ｖ７を出力する第１のＤ／Ａ変換回路である。１０は任意に設定した利得を有し、第１のＤ／Ａ変換回路９の出力直流電圧Ｖ７を入力信号とし、利得制御電圧Ｖ８を出力する直流増幅回路である。
【００４４】
なお、図１において、整流回路２、電圧比較器３、アップ・ダウンカウンタ５、Ｄ／Ａ変換回路９および直流増幅回路１０は、利得制御増幅回路１の出力信号ＶＢのアナログ信号レベルを検出するアナログ信号検出回路を構成している。この実施の形態では、アナログ信号レベル検出回路の出力信号に応じて、利得制御増幅回路１の利得を制御することで、ＡＧＣ回路が構成されているが、アナログ信号レベル検出回路は、ＡＧＣ回路に適用するにとどまらず、種々の応用が考えられる。
【００４５】
なお、上記構成において、全波整流回路に代えて半波整流回路を使用する場合、基本的には単純に置き換えを行えばよい。ただし、同じ応答性を持たせるには電圧比較器のスレッショルドレベルやアップ・ダウンカウンタのクロック周波数を調整することが必要となる。
【００４６】
以上のように構成された本発明の第１の実施の形態について、図２を参照しながら、以下にその動作を説明する。
【００４７】
入力信号ＶＡは、可変利得増幅回路１により増幅または減衰されて、図２（ａ）の波形で示すような出力信号ＶＢとなる。この出力信号ＶＢは、整流回路２により整流され、図２（ｂ）の波形で示すような出力信号Ｖ１となる。
【００４８】
つぎに、整流回路２の出力信号Ｖ１は、電圧比較器３に入力される。電圧比較器３では、整流回路２の出力信号Ｖ１と閾値電圧Ｖ２とを比較し、図２（ｃ）の波形で示すように、閾値電圧Ｖ２よりも高い場合にはハイレベルの電圧を、低い場合にはローレベルの電圧を出力信号Ｖ３として出力する。
【００４９】
出力信号Ｖ３は、次段のアップ・ダウンカウンタ５のアップ・ダウン動作制御入力端子６に入力され、アップ・ダウンカウンタ５のアップカウント動作とダウンカウント動作の制御信号Ｖ４となる。
【００５０】
アップ・ダウンカウンタ５は、制御信号（電圧）Ｖ４がハイレベルの期間Ｔ１では、図２（ｄ）の波形で示すアップカウント動作用クロックＶ５で設定されたアップカウント周波数に従ってアップカウント動作を行う。また、制御信号（電圧）Ｖ４がローレベルの期間Ｔ２では、図２（ｅ）の波形で示すダウンカウント動作用クロックＶ６で設定されたダウンカウント周波数に従ってダウンカウント動作を行う。
【００５１】
アップ・ダウンカウンタ５によって計数されたカウント値Ｃは、Ｄ／Ａ変換回路９に入力される。Ｄ／Ａ変換回路９は、アップ・ダウンカウンタ５のカウント値Ｃに応じた図２（ｆ）の波形で示すような直流電圧Ｖ７を出力する。この直流電圧Ｖ７は、直流増幅回路１０によって任意の大きさに変換され、図２（ｇ）の波形で示すような可変利得増幅回路１の利得制御電圧Ｖ８となる。利得制御電圧Ｖ８により可変利得増幅回路１の利得が変化し、入力信号ＶＡは増幅または減衰される。本実施の形態においては、カウント値が大きくなるにつれて利得制御電圧Ｖ８が高くなり、可変利得増幅回路１の利得は下がり、カウント値が小さくなるにつれて利得制御電圧Ｖ８が低くなり、可変利得増幅回路１の利得は上がるものとする。
【００５２】
ここで、この実施の形態におけるアタックタイムおよびリカバリータイムの一例について説明する。例えば、アップカウント動作周波数が２５０ｋＨｚの場合では、アタックタイムが１ｍｓとなる。また、ダウンカウント動作周波数が２５０Ｈｚの場合では、リカバリータイムが１ｓｅｃとなる。ロジック回路を用いてアップカウント動作周波数およびダウンカウント動作周波数を選択することができるようにしてもよい。
【００５３】
図３（ａ），（ｂ），（ｃ）には、入力信号ＶＡと制御電圧Ｖ８と出力信号ＶＢとの波形を図２よりもマクロ的に示している。
【００５４】
以上の動作は、アップカウントによる入力信号ＶＡの減衰とダウンカウントによる入力信号ＶＡの増幅とがつり合う時点まで繰り返され、出力電圧ＶＢはある一定の振幅レベルに収束する。
【００５５】
このような構成によれば、キャパシタを用いた積分回路を必要とせずに、出力信号の振幅が一定となるように入力信号ＶＡの振幅に応じて可変利得増幅回路１の利得を制御し、入力信号ＶＡの振幅変動を抑制するＡＧＣ回路を提供することができる。したがって、ＡＧＣ回路を集積回路に内蔵することも容易である。
【００５６】
また、電圧比較器３の閾値電圧Ｖ２の値やアップ・ダウンカウンタ５のアップカウント動作用クロックＶ５およびダウンカウント用動作クロックＶ６の周波数、カウント値Ｃに応じた利得制御電圧の変化幅を任意に設定することで、出力電圧が一定の振幅レベルに収束するまでの時間、すなわち、アタックタイムおよびリカバリータイムを容易に調整することができる。また、アップカウント動作用クロックＶ５およびダウンカウント用動作クロックＶ６を独立してアップ・ダウンカウンタ５に入力する構成を採用したので、アタックタイムとリカバリータイムを独立して調整できる。
【００５７】
上記において、Ｄ／Ａ変換回路９の出力電圧Ｖ７は直流増幅回路１０に入力され、直流増幅回路１０の出力電圧を利得制御電圧Ｖ８として使用したが、Ｄ／Ａ変換回路９の出力電圧Ｖ７を直接利得制御信号として使用しても、本発明のＡＧＣ回路を実現できることは明らかである。
【００５８】
また、上記において、可変利得増幅回路１の利得制御は電圧方式と仮定して説明したが、可変利得増幅回路１の利得制御方式（電流型または電圧型）によってＤ／Ａ変換回路９および直流増幅回路１０の出力の形式または組み合わせを変更することでも、本発明のＡＧＣ回路を実現可能である。したがって、利得制御信号というのは、利得制御電圧だけでなく、利得制御電流のことも意味する。
【００５９】
以上の点は後述する実施の形態についても言える。
【００６０】
（第２の実施の形態：請求項３に対応する）
図４は本発明の第２の実施の形態のＡＧＣ回路の構成を示すブロック図である。図４において、図１に示す本発明の第１の実施の形態のＡＧＣ回路と同じ構成要素には同一の符号を付すことにより説明を省略し、図１に示すＡＧＣ回路に対して新たに追加されている要素のみを説明する。１１は第１の電圧比較器３とアップ・ダウンカウンタ５のアップ・ダウン動作制御入力端子６との間に挿入されたレジスタとしてのフリップフロップである。このフリップフロップ１１は、第１の電圧比較器３により出力される信号の極性、すなわち電圧レベル（ハイレベルまたはローレベル）を基準クロックＶ９の周期で格納し、基準クロックＶ９の周期で格納した極性を第１のアップ・ダウンカウンタ５のアップ・ダウン動作制御入力端子６に伝える。１２は上記フリップフロップ１１に基準クロックＶ９を入力する基準クロック入力端子である。
【００６１】
なお、図４において、整流回路２、電圧比較器３、フリップフロップ１１、アップ・ダウンカウンタ５、Ｄ／Ａ変換回路９および直流増幅回路１０は、利得制御増幅回路１の出力信号ＶＢのアナログ信号レベルを検出するアナログ信号検出回路を構成している。この実施の形態では、アナログ信号レベル検出回路の出力信号に応じて、利得制御増幅回路１の利得を制御することで、ＡＧＣ回路が構成されているが、アナログ信号レベル検出回路は、ＡＧＣ回路に適用するにとどまらず、種々の応用が考えられる。
【００６２】
本実施の形態の特徴として、上記電圧比較器３の出力がチャタリングや外来ノイズ等により基準クロックＶ９の周期より短い期間内に変化しても、上記アップ・ダウンカウンタ５が本来行うべきカウント動作には影響を及ぼさない。したがって、アップ・ダウンカウンタ５のカウント動作が安定し、可変利得増幅回路１の動作が安定する。そのため、さらに優れたＡＧＣ回路を提供することができる。
【００６３】
図５は、第２の実施の形態のＡＧＣ回路の動作を示す各部の波形図である。同図（ａ）は整流回路３の出力信号Ｖ１の波形を示し、同図（ｂ）は電圧比較器３の出力電圧の波形を示し、同図（ｃ）はフリップフロップ１１に入力される基準クロックＶ９の波形を示し、同図（ｄ）はアップ・ダウンカウンタ５に入力される制御信号Ｖ４の波形を示し、同図（ｅ）はアップ・ダウンカウンタ５に入力されるアップカウント動作用クロックＶ５の波形を示し、同図（ｆ）はアップ・ダウンカウンタ５に入力されるダウンカウント動作用クロックＶ６の波形を示し、同図（ｇ）はＤ／Ａ変換回路９の出力電圧Ｖ７の波形を示し、同図（ｈ）は可変利得増幅回路１に入力される利得制御電圧Ｖ８の波形を示している。図２の波形図との違いは、電圧比較器３の出力電圧を基準クロックＶ９に同期してフリップフロップ１１が格納し、フリップフロップ１１から制御信号Ｖ４を出力している点である。それ以外は、図２と同様である。
【００６４】
（第３の実施の形態：請求項４，５，６に対応する）
図６は本発明の第３の実施の形態のＡＧＣ回路の構成を示すブロック図である。図６において、図１に示す本発明の第１の実施の形態のＡＧＣ回路と同じ構成要素には同一の符号を付すことにより説明を省略し、図１に示すＡＧＣ回路に対し新たに追加されている要素のみを説明する。１３は上記第１のアップ・ダウンカウンタ５によって計数されたカウント値Ｃに応じて、上記第１の電圧比較器３により出力されるハイレベルもしくはローレベルの電圧Ｖ３をアップ・ダウン動作制御入力端子６へ伝達するか、またはハイレベルもしくはローレベルの電圧Ｖ３の伝達を遮断するかを制御する第１のカウント動作制御回路である。
【００６５】
具体的には、この第１のカウント動作制御回路１３は、カウント値Ｃが所定の上限値より小さいときには、ハイレベルの電圧Ｖ３をアップ・ダウン動作制御入力端子６へ伝達するが、カウント値Ｃが所定の上限値に達するとハイレベルの電圧Ｖ３を遮断してアップ・ダウン動作制御入力端子６へ伝達しないようにする。これによって、アップ・ダウンカウンタ５のアップカウント動作が停止する。なお、カウント値Ｃが所定の上限値に達しても、ローレベルの電圧Ｖ３は伝達される。これは、アップ・ダウンカウンタ５にダウンカウントを行わせ、カウント値Ｃを所定の上限値から減少させることができるようにするためである。
【００６６】
また、この第１のカウント動作制御回路１３は、カウント値Ｃが所定の下限値より大きいときには、ローレベルの電圧Ｖ３をアップ・ダウン動作制御入力端子６へ伝達するが、カウント値Ｃが所定の下限値に達するとローレベルの電圧Ｖ３を遮断してアップ・ダウン動作制御入力端子６へ伝達しないようにする。これによって、アップ・ダウンカウンタ５のダウンカウント動作が停止する。なお、カウント値Ｃが所定の下限値に達しても、ハイレベルの電圧Ｖ３は伝達される。これは、アップ・ダウンカウンタ５にアップカウントを行わせ、カウント値Ｃを所定の下限値から増加させることができるようにするためである。
【００６７】
以上のような第１のカウント動作制御回路１３の制御動作により、アップ・ダウンカウンタ５は、カウント値Ｃが所定の下限値から所定の上限値の範囲（下限値および上限値を含む）内の値に制限される。なお、所定の上限値は、アップ・ダウンカウンタ５の最大カウント値またはそれより小さい任意の値に設定される。また、所定の下限値は、最小カウント値（例えば、零）またはそれより大きい任意の値に設定される。当然、上限値は下限値より大きい値である。
【００６８】
なお、図６において、整流回路２、電圧比較器３、カウント動作制御回路１３、アップ・ダウンカウンタ５、Ｄ／Ａ変換回路９および直流増幅回路１０は、利得制御増幅回路１の出力信号ＶＢのアナログ信号レベルを検出するアナログ信号検出回路を構成している。この実施の形態では、アナログ信号レベル検出回路の出力信号に応じて、利得制御増幅回路１の利得を制御することで、ＡＧＣ回路が構成されているが、アナログ信号レベル検出回路は、ＡＧＣ回路に適用するにとどまらず、種々の応用が考えられる。
【００６９】
もし、アップ・ダウンカウンタ５のカウント動作を停止させる回路がない場合には、以下のような問題が生じる。すなわち、入力信号ＶＡに応じてカウント動作を行いカウント値Ｃがアップ・ダウンカウンタ５の構造によって決まる最大カウント値または最小カウント値に達した際に、さらに同方向の計数を行うと最大カウント値は最小カウント値に変化し、最小カウント値は最大カウント値に変化する。その結果、利得制御電圧Ｖ８が急激に変化し、この変化に追従して可変利得増幅回路１の出力も急激に変化してしまうという問題が生じる。
【００７０】
本実施の形態の特徴として、カウント値Ｃの上限値と下限値を任意に定め、上限値に達した場合にはアップカウント動作を停止し、下限値に達した場合にはダウンカウント動作を停止することによって、上記問題を防ぐことができる。また、カウント値Ｃの上限値および下限値を、アップ・ダウンカウンタ５の構造によって決まる最大カウント値および最小カウント値の範囲内で任意に定めることができるので、可変利得増幅回路１の利得変化幅を、任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【００７１】
図７は、第３の実施の形態のＡＧＣ回路の動作を示す各部の波形図である。同図（ａ）は整流回路３の出力信号Ｖ１の波形を示し、同図（ｂ）は電圧比較器３の出力信号Ｖ３の波形を示し、同図（ｃ）はアップ・ダウンカウンタ５に入力されるアップカウント動作用クロックＶ５の波形を示し、同図（ｄ）はアップ・ダウンカウンタ５に入力されるダウンカウント動作用クロックＶ６の波形を示し、同図（ｅ）はＤ／Ａ変換回路９の出力電圧Ｖ７の波形を示し、同図（ｆ）は可変利得増幅回路１に入力される利得制御電圧Ｖ８の波形を示している。図５の波形図において、左側半分は、整流回路２の出力信号Ｖ１のレベルが高く、カウント値Ｃが増加を続け、上限値に達したところでアップカウント動作が停止し、Ｄ／Ａ変換回路９の出力電圧Ｖ７が増減を停止し、最大値で安定しているときの各部の波形を示している。また、同図の右半分は、整流回路２の出力信号Ｖ１のレベルが低く、カウント値Ｃが減少を続け、下限値に達したところでダウンカウント動作が停止し、Ｄ／Ａ変換回路９の出力電圧Ｖ７が減少を停止し、最小値で安定しているときの各部の波形を示している。
【００７２】
なお、上記の第３の実施の形態では、アップ・ダウンカウンタ５とは別にカウント動作制御回路１３を設けたが、カウント動作制御回路１３に相当する機能をアップ・ダウンカウンタ５に内蔵させてもよい。つまり、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、ダウンカウント動作を実行させるか、または実行を停止させることにより、カウント値を所定の上限値と所定の下限値の範囲内に制限する機能を第１のアップ・ダウンカウンタ５に内蔵させてもよい。具体的には、第１のアップ・ダウンカウンタ５が、カウント値を所定の上限値と所定の下限値の範囲とそれぞれ比較し、比較結果に基づいてアップカウント動作およびダウンカウント動作を制御することにより、カウント値を所定の上限値と所定の下限値の範囲内に制限するような動作を行うように構成する。
【００７３】
図８にカウント動作制御回路１３およびアップ・ダウンカウンタ５の部分の具体的な回路構成の一例を示す。図８において、５Ａ，５ＢはＴ−フリップフロップ（もしくはＤ−フリップフロップ）、５Ｃ〜５ＦはＡＮＤ回路、５Ｇ，５ＨはＯＲ回路である。１３Ａ，１３ＢはＡＮＤ回路、１３Ｃはインバータ回路、１３Ｄは下限値のときにローレベル信号が入力される端子、１３Ｅは上限値のときにローレベルの信号が入力される端子である。この回路では、電圧比較器３の出力信号とクロックとの論理積がアップ・ダウンカウンタ５のクロック入力となり、カウント値が上限値または下限値に達すると、上昇方向または下降方向のクロックを通さない構成となっている。
【００７４】
また、このカウント動作制御回路１３の構成もしくは、カウント動作制御回路１３に相当する回路をアップ・ダウンカウンタ５に内蔵させる構成は、第２の実施の形態のＡＧＣ回路の構成に追加してもよい。要は第２の実施の形態の構成と第３の実施の形態の構成とを組み合わせることも容易である。なお、カウント動作制御回路１３を第２の実施の形態の構成に追加する場合には、図９に示すように、フリップフロップ１１とアップ・ダウンカウンタ５との間にカウント動作制御回路１３が設けられる。
【００７５】
（第４の実施の形態：請求項７〜１２に対応する）
図１０は本発明の第４の実施の形態のＡＧＣ回路の構成を示すブロック図である。図１０において、図１に示す本発明の第１の実施の形態のＡＧＣ回路と同じ構成要素には同一の符号を付すことにより説明を省略し、図１に示すＡＧＣ回路に対して新たに追加されている要素のみを説明する。１４は第２のアップ・ダウンカウンタである。１５は制御信号Ｖ１０を入力することにより、上記第２のアップ・ダウンカウンタ１４の計数方向を制御するためのアップ・ダウン動作制御入力端子である。１６は上記第２のアップ・ダウンカウンタ１４にアップカウント動作用クロックＶ１１を入力するアップカウント動作用クロック入力端子である。１７は上記第２のアップ・ダウンカウンタ１４にダウンカウント動作用クロックＶ１２を入力するダウンカウント動作用クロック入力端子である。１８は上記第２のアップ・ダウンカウンタ１４のカウント値Ｄに応じた直流電圧Ｖ１３を出力する第２のＤ／Ａ変換回路である。１９は上記第１のＤ／Ａ変換回路９の出力電圧Ｖ７と上記第２のＤ／Ａ変換回路１８の出力電圧Ｖ１３とを比較する第２の電圧比較器である。この第２の電圧比較器１９は、電圧Ｖ７，Ｖ９の比較結果に応じてハイレベルまたはローレベルの電圧Ｖ１４を出力し、上記第２のアップ・ダウンカウンタ１４のアップ・ダウン動作を制御する。２０は電圧Ｖ１４を入力とし、電圧Ｖ１４のレベルに応じて上記第１のＤ／Ａ変換回路９の出力電圧Ｖ７と上記第２のＤ／Ａ変換回路１８の出力電圧Ｖ１３のうちのいずれか高い方の出力電圧を直流増幅回路１０に伝えるための切換回路である。直流増幅回路１０は、電圧Ｖ７，Ｖ１３のうち高い方を増幅して上記利得制御電圧Ｖ８として出力する。
【００７６】
なお、図１０において、整流回路２、電圧比較器３、アップ・ダウンカウンタ５、Ｄ／Ａ変換回路９および直流増幅回路１０、アップ・ダウンカウンタ１４、Ｄ／Ａ変換回路１８、電圧比較器２０、切換回路２０は、利得制御増幅回路１の出力信号ＶＢのアナログ信号レベルを検出するアナログ信号検出回路を構成している。この実施の形態では、アナログ信号レベル検出回路の出力信号に応じて、利得制御増幅回路１の利得を制御することで、ＡＧＣ回路が構成されているが、アナログ信号レベル検出回路は、ＡＧＣ回路に適用するにとどまらず、種々の応用が考えられる。
【００７７】
以上のように構成された本発明の第５の実施の形態について、以下にその動作を説明する。
【００７８】
Ｄ／Ａ変換回路９までの動作は、図１に示した本発明の第１の実施の形態のＡＧＣ回路の動作説明で記載したものと同様である。アップ・ダウンカウンタ１４は、アップ・ダウン動作制御入力端子１５に入力される制御信号（電圧）Ｖ１０、すなわち、第２の電圧比較器１９の出力電圧Ｖ１４がハイレベルの期間ではアップカウント動作用クロックＶ１１で設定されたアップカウント周波数に従ってアップカウント動作を行い、出力信号（電圧）Ｖ１０がローレベルの期間ではダウンカウント動作用クロックＶ１２で設定されたダウンカウント周波数に従ってダウンカウント動作を行う。アップ・ダウンカウンタ１４によって計数されたカウント値ＤはＤ／Ａ変換回路１８に入力される。Ｄ／Ａ変換回路１８はカウント値Ｄに応じた直流電圧Ｖ１３を出力する。
【００７９】
直流電圧Ｖ７およびＶ１３は、切換回路２０によっていずれか高い方の電圧が直流増幅回路１０に伝えられ、直流増幅回路１０によって任意の大きさに変換され、可変利得増幅回路１の利得制御電圧Ｖ８となる。
【００８０】
さらに、直流電圧Ｖ７およびＶ１３は、電圧比較器１９により比較される。電圧比較器１９は、直流電圧Ｖ７が直流電圧Ｖ１３より高い場合にはハイレベルの電圧Ｖ１４を、その他の場合にはローレベルの電圧Ｖ１４を出力し、この出力電圧Ｖ１４がアップ・ダウンカウンタ１４のアップ・ダウン動作を制御する制御信号Ｖ１０となり、また、上記したように切換回路２０に制御信号として与えられる。切換回路２０の最も簡単な構成例としては、トランスファーゲートを用い、電圧比較器１９の出力がハイレベルなら直流電圧Ｖ７のゲートを開き、ローレベルなら直流電圧Ｖ１３のゲートを開き、各信号を通すようなものが考えられる。
【００８１】
そして、利得制御電圧Ｖ８により可変利得増幅回路１の利得が変化し、入力信号ＶＡは増幅または減衰される。入力信号ＶＡは第１または第２のアップ・ダウンカウンタ５または１４による増幅と減衰とがつり合う時点まで上記動作を繰り返し、出力電圧ＶＢはある一定の振幅レベルに収束する。
【００８２】
ここで、図１に示す本発明の第１の実施の形態のＡＧＣ回路を音声信号処理に使用したと仮定する。出力信号（電圧）ＶＢがある一定の振幅レベルで安定している状態から、入力信号ＶＡがそれより小さくなった場合、この時出力信号ＶＢもそれに追従して小さくなる。ところが、ダウンカウント動作用クロックＶ６の周波数が高いとアップ・ダウンカウンタ５がダウンカウントしてくことにより、利得制御電圧Ｖ８が小さくなって可変利得増幅器１の利得を上げ、一定の振幅レベルに戻る時間はクロックＶ６の周波数に追従して早くなってしまう。実際の音声に置き換えると、ある振幅を持った音Ｅに続き、音Ｅに対して小さな振幅の音Ｆが入力された場合、瞬時に同じ大きさの音にしてしまうため、臨場感や遠近感のない違和感のある音声信号となってしまうという第１の問題が生じる。
【００８３】
この問題を回避するために、ダウンカウント動作用クロックＶ６の周波数を低くすると、今度は、ある振幅を持った音ＥがＡＧＣ回路によって一定の振幅で安定しているところに、破裂音のような短時間に急峻な大きな音Ｇが入力された場合に以下のような問題が生じる。すなわち、急峻な大きな音Ｇによってアップ・ダウンカウンタ５はアップカウント動作をし、急峻な大きな音Ｇを減衰させようとするため、音Ｇに続いて入力される音Ｅもそれに追従して小さくなってしまう。急峻な大きな音Ｇが無くなった後は音Ｅを急峻な大きな音Ｇが入力される以前の振幅の音に戻そうとアップ・ダウンカウンタ５がダウンカウント動作をするが、ダウンカウント動作用クロックＶ６の周波数は低く設定されているため、一定の振幅レベルに戻すまでの時間が長くなり、音Ｅが聞こえない、または聞き取ることが困難な状態の時間が長くなってしまうという第２の問題が生じる。
【００８４】
図１０に示す本発明の実施の形態によれば、例えば、アップ・ダウンカウンタ１４のアップカウント動作用クロックＶ１１およびダウンカウント動作用クロックＶ１２の周波数を、アップ・ダウンカウンタ５のアップカウント動作用クロックＶ５およびダウンカウント動作用クロックＶ６の周波数に対し、それぞれ低くすると、ある振幅を持った音Ｅに続き、音Ｅに対して小さな音Ｆが入力された場合、以下のような動作となる。すなわち、小さな音Ｆが入力される以前はＡＧＣ回路により音Ｅはある一定の振幅で安定し出力されているので、Ｄ／Ａ変換回路９の出力電圧Ｖ７とＤ／Ａ変換回路１８の出力電圧Ｖ１３はほぼ同電位でつりあっているが、小さな音Ｆが入力されるとアップ・ダウンカウンタ５はダウンカウント動作を行い、Ｄ／Ａ変換回路９の出力電圧Ｖ７を下げようとする。出力電圧Ｖ７がＤ／Ａ変換回路１８の出力電圧Ｖ１３より低くなると、電圧比較器１９の出力電圧Ｖ１４がハイレベルからローレベルに反転し、アップ・ダウンカウンタ１４がダウンカウント動作を行いＤ／Ａ変換回路１８の出力電圧Ｖ１３を下げようとする。ところが、アップ・ダウンカウンタ１４のダウンカウント動作用クロックＶ１２の周波数がアップ・ダウンカウンタ５のダウンカウント動作用クロックＶ６の周波数よりも低いため、出力電圧Ｖ１３の下がるスピードは遅くなる。このため、出力電圧Ｖ１３の方が出力電圧Ｖ７より高い状態が保たれ、切換回路２０により利得制御電圧Ｖ８は出力電圧Ｖ１３より生成されることになり、音ＦがＡＧＣ回路により一定の振幅に安定するまでの時間が遅くなり、臨場感や遠近感を損なわない違和感のない音声信号を出力することができる。
【００８５】
なお、アップ・ダウンカウンタ１４のアップカウント動作用クロックＶ１１およびダウンカウント動作用クロックＶ１２の周波数と、アップ・ダウンカウンタ５のアップカウント動作用クロックＶ５およびダウンカウント動作用クロックＶ６の周波数との関係が上記と逆の場合にも、本発明は成立する。
【００８６】
また、ある振幅を持った音ＥがＡＧＣ回路によって一定の振幅で安定しているところに、破裂音のような短時間に急峻な大きな音Ｇが入力された場合、以下のような動作となる。すなわち、急峻な大きな音Ｇによってアップ・ダウンカウンタ５はアップカウント動作を行い、Ｄ／Ａ変換回路９の出力電圧Ｖ７が高くなり、電圧比較器１９によりアップ・ダウンカウンタ１４もアップカウント動作を行い、Ｄ／Ａ変換回路１８の出力電圧Ｖ１３も高くなるが、アップ・ダウンカウンタ５のアップカウント動作用クロックＶ５の周波数がアップ・ダウンカウンタ１４のアップカウント動作用クロックＶ１１の周波数よりも高いため、出力電圧Ｖ７は出力電圧Ｖ１３よりも早く高くなり、可変利得増幅回路１の利得は出力電圧Ｖ７より生成される利得制御電圧Ｖ８に追従する。音Ｇが無くなった後、音Ｅを急峻な大きな音Ｇが入力される以前の振幅の音に戻そうとする動作時は、アップ・ダウンカウンタ５はダウンカウント動作を行うが、出力電圧Ｖ７は出力電圧Ｖ１３よりも高い状態であるため、アップ・ダウンカウンタ１４は、急峻な大きな音Ｇの入力に伴ってアップカウント動作を継続する。その後、電圧Ｖ７，Ｖ１３の関係が逆転し、アップ・ダウンカウンタ１４がダウンカウントを始める。
【００８７】
出力電圧Ｖ７が出力電圧Ｖ１３より高い間、音Ｅの一定の振幅に戻るスピードはアップ・ダウンカウンタ５のダウンカウント動作用クロックＶ６の周波数に追従するため、上記のような問題を防ぐことができる。
【００８８】
上記において、第１および第２の問題を防ぐために第１および第２のアップ・ダウンカウンタ５，１４のカウント動作用クロックＶ５，Ｖ６，Ｖ１１，Ｖ１２の周波数をそれぞれ異ならせたが、カウント値に対する第１および第２のＤ／Ａ変換回路９，１８の変化幅を異ならせること、例えば第２のＤ／Ａ変換回路１８の変化幅を第１のＤ／Ａ変換回路９の変化幅より小さくすることでも、同様の効果が得られる。
【００８９】
図１１は、第４の実施の形態のＡＧＣ回路の動作を示す各部の波形図である。同図（ａ）は電圧比較器３の出力信号Ｖ３の波形を示し、同図（ｂ）はアップ・ダウンカウンタ５に入力されるアップカウント動作用クロックＶ５の波形を示し、同図（ｃ）はアップ・ダウンカウンタ５に入力されるダウンカウント動作用クロックＶ６の波形を示し、同図（ｄ）はアップ・ダウンカウンタ１４に入力されるアップカウント動作用クロックＶ１１の波形を示し、同図（ｅ）はアップ・ダウンカウンタ１４に入力されるダウンカウント動作用クロックＶ１２の波形を示し、同図（ｆ）はＤ／Ａ変換回路９，１８のそれぞれの出力電圧Ｖ７，Ｖ１３の波形を示し、同図（ｇ）は電圧比較器１９の出力信号Ｖ１４の波形を示し、同図（ｈ）は切換回路２０の出力電圧の波形を示し、同図（ｉ）は利得制御電圧Ｖ８の波形を示している。図１１では、電圧比較器１９の出力信号Ｖ１４のレベルに応じて、Ｄ／Ａ変換回路９，１８の出力電圧Ｖ７，Ｖ１３が選択的に切換回路２０の出力電圧として現れることを示している。
【００９０】
図１２（ａ），（ｂ），（ｃ）には、ある振幅を持った音Ｅに続き、音Ｅに対して小さな音Ｆが入力された場合における、入力信号ＶＡと制御電圧Ｖ８と出力信号ＶＢとの波形を図１１よりもマクロ的に示している。
【００９１】
図１３（ａ），（ｂ），（ｃ）には、ある振幅を持った音ＥがＡＧＣ回路によって一定の振幅で安定しているところに、破裂音のような短時間に急峻な大きな音Ｇが入力された場合における、入力信号ＶＡと制御電圧Ｖ８と出力信号ＶＢとの波形を図１１よりもマクロ的に示している。
【００９２】
上記の第４の実施の形態の構成（図１０）に、図４のフリップフロップ１１を追加した構成、または図６のカウント動作制御回路１３を追加した構成、カウント動作制御回路１３に相当する機能をアップ・ダウンカウンタ５に内蔵させる構成を実施の形態としてあげることができる。
【００９３】
また、上記の第４の実施の形態の構成（図１０）に、図４のフリップフロップ１１および図６のカウント動作制御回路１３を追加した構成、フリップフロップ１１を追加するとともにカウント動作制御回路１３に相当する機能をアップ・ダウンカウンタ５に内蔵させる構成も実施の形態としてあげることができる。
【００９４】
また、上記の第４の実施の形態の構成（図１０）に、図４のフリップフロップ１１を追加し、かつフリップフロップ１１と同様の構成を有するレジスタを、電圧比較器１９とアップ・ダウンカウンタ１４の間に設けてもよい。その場合、電圧比較器の出力ノイズの影響をなくすために、切換回路２０の入力もレジスタから入力されることが好ましい。
【００９５】
また、上記第４の実施の形態の構成（図１０）に、図６のカウント動作制御回路１３を追加し、かつカウント動作制御回路１３と同様の構成を有するカウント動作制御回路を電圧比較器１９とアップ・ダウンカウンタ１４の間に設けてもよい。さらに、電圧比較器１９とアップ・ダウンカウンタ１４との間に上記したレジスタおよびカウント動作制御回路の両方を、レジスタを電圧比較器１９側に位置させた状態で設けてもよい。その場合、電圧比較器の出力ノイズの影響をなくすために、切換回路２０の入力もレジスタから入力されることが好ましい。
【００９６】
ここで、上述した構成のうち、いくつかを図１４、図１５および図１６に示す。これらの図において、１１Ｂはフリップフロップ、１２Ｂは基準クロック入力端子、１３Ｂはカウント動作制御回路であり、その他の構成は、先の実施の形態で説明したものと同様である。
【００９７】
また、上記各実施の形態では、アップ・ダウンカウンタ５，１４にアップカウント動作用とダウンカウント動作用とで、周期の異なる独立したクロックを入力する構成を示したが、アップカウント動作用とダウンカウント動作用とで同一のクロックを与えてもよい。この場合、アタックタイムおよびリカバリータイムを独立して調整することはできなくなるが、キャパシタを用いた積分回路を必要せずにＡＧＣ回路を実現できる点等、それ以外の作用効果については、上記の各実施の形態と同様である。
【００９８】
以上、本発明の具体的実施の形態について詳細に説明したが、本発明は、これら具体例に限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに、種々の変形が可能である。
【００９９】
【発明の効果】
請求項１に記載の発明によれば、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易である。さらに、アタックタイムおよびリカバリータイムを容易に調整することが可能な優れたＡＧＣ回路を提供することができる。
【０１００】
請求項２記載の発明によれば、請求項１に記載の発明と同様の効果が得られる上に、アタックタイムおよびリカバリータイムを独立して調整できる。
【０１０１】
請求項３に記載の発明によれば、請求項１または２に記載の発明と同様の効果が得られる上に、予め設定された入力信号のレベル変化に対する出力応答性よりも、短い時間での入力信号レベル変化には追従しない、さらに高精度なＡＧＣ回路を提供することができる。
【０１０２】
請求項４に記載の発明によれば、請求項１または２に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【０１０３】
請求項５に記載の発明によれば、請求項３に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【０１０４】
請求項６に記載の発明によれば、請求項１，２または請求項３に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【０１０５】
請求項７に記載の発明によれば、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易である。さらに、アタックタイムおよびリカバリータイムを容易に調整することが可能な優れたＡＧＣ回路を提供することができる。また、例えば音声信号処理に使用した場合、入力される連続した複数の信号に対して違和感の無い音声信号を提供できるさらに優れたＡＧＣ回路を提供することができる。
【０１０６】
請求項８に記載の発明によれば、請求項７に記載の発明と同様の効果が得られる上に、アタックタイムおよびリカバリータイムを独立して調整できる。
【０１０７】
請求項９に記載の発明によれば、請求項７または８に記載の発明と同様の効果が得られる上に、予め設定された入力信号のレベル変化に対する出力応答性よりも、短い時間での入力信号レベル変化には追従しない、さらに高精度なＡＧＣ回路を提供することができる。
【０１０８】
請求項１０に記載の発明によれば、請求項７または８に記載の発明と同様の効果が得られる上に、切換回路およびアップ・ダウンカウンタの双方の動作が安定し、可変利得増幅回路の動作が安定するため、さらに優れたＡＧＣ回路を提供することができる。
【０１０９】
請求項１１に記載の発明によれば、請求項７または８に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【０１１０】
請求項１２に記載の発明によれば、請求項９に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【０１１１】
請求項１３に記載の発明によれば、請求項７，８または請求項９に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のＡＧＣ回路の構成を示すブロック図である。
【図２】図１に示すＡＧＣ回路の動作を説明するための波形図である。
【図３】同じく図１に示すＡＧＣ回路の動作を説明するための波形図である。
【図４】本発明の第２の実施の形態のＡＧＣ回路の構成を示すブロック図である。
【図５】図４に示すＡＧＣ回路の動作を説明するための波形図である。
【図６】本発明の第３の実施の形態のＡＧＣ回路の構成を示すブロック図である。
【図７】図６に示すＡＧＣ回路の動作を説明するための波形図である。
【図８】アップ・ダウンカウンタおよびカウント動作制御回路１３の具体的な構成の一例を示すブロック図である。
【図９】図４の構成にカウント動作制御回路を追加したＡＧＣ回路の構成を示すブロック図である。
【図１０】本発明の第４の実施の形態のＡＧＣ回路の構成を示すブロック図である。
【図１１】図１０に示すＡＧＣ回路の動作を説明するための波形図である。
【図１２】同じく図１０に示すＡＧＣ回路の動作を説明するための波形図である。
【図１３】同じく図１０に示すＡＧＣ回路の動作を説明するための波形図である。
【図１４】図１０の構成に２個のフリップフロップを追加したＡＧＣ回路の構成を示すブロック図である。
【図１５】同じく図１０の構成に１個のフリップフロップと２個のカウント動作制御回路を追加したＡＧＣ回路の構成を示すブロック図である。
【図１６】図１０の構成に２個のフリップフロップと２個のカウント動作制御回路を追加したＡＧＣ回路の構成を示すブロック図である。
【図１７】従来のＡＧＣ回路の構成を示すブロック図である。
【符号の説明】
１ 可変利得増幅回路
２ 整流回路
３ 第１の電圧比較器
４ 閾値電圧入力端子
５ 第１のアップ・ダウンカウンタ
６ アップ・ダウン動作制御入力端子
７ アップカウント動作用クロック入力端子
８ ダウンカウント動作用クロック入力端子
９ 第１のＤ／Ａ変換回路
１０ 直流増幅回路
１１ フリップフロップ
１２ 基準クロック入力端子
１３ カウント動作制御回路
１４ 第２のアップ・ダウンカウンタ
１５ アップ・ダウン動作制御入力端子
１６ アップカウント動作用クロック入力端子
１７ ダウンカウント動作用クロック入力端子
１８ 第２のＤ／Ａ変換回路
１９ 第２の電圧比較回路
２０ 切換回路
３１ 可変利得増幅回路
３２ 整流回路
３３ 積分回路
３４ 抵抗器
３５ キャパシタ
３６ 直流増幅回路
３７ 基準電圧入力端子
Ａ 信号入力端子
Ｂ 出力信号端子
Ａ１ 信号入力端子
Ｂ１ 出力信号端子
【発明の属する技術分野】
本発明は、通信システムまたは音声システムにおいて、出力信号の振幅が一定となるように入力信号の振幅に応じて可変利得増幅回路の利得を制御して入力信号の変動を抑制するＡＧＣ回路に関するものである。
【０００２】
【従来の技術】
従来のＡＧＣ回路としては特許第２９０１８９９号公報で提案されているものがある。
【０００３】
図１７は上記特許第２９０１８９９号公報に記載された従来のＡＧＣ回路を示すものである。図１７において、Ａ１は入力信号ＶＡが供給される信号入力端子である。３１は利得制御電圧Ｖ３３により制御される利得に応じて入力信号ＶＡを増幅または減衰して出力信号ＶＢを出力する可変利得増幅回路である。Ｂ１は可変利得増幅回路３１の出力端子である。３２は可変利得増幅回路３１の出力電圧を整流する整流回路である。３３は整流回路３２により整流された電圧を積分して直流電圧にする積分回路である。３４は積分回路３３を構成する抵抗器である。３５は積分回路３３を構成するキャパシタである。３６は積分回路３３から入力された直流電圧Ｖ３１と基準電圧Ｖ３２との差分に比例した電圧を利得制御電圧Ｖ３３として出力する直流増幅回路である。３７は直流増幅回路３６の基準電圧入力端子であり、可変利得増幅回路３１の利得は直流増幅回路３７の出力電圧である利得制御電圧Ｖ３３により制御される。なお、図１７では、直流増幅回路３６の基準電圧回路および電圧制御スイッチ、ＡＧＣ回路のオン・オフを切り換える回路を省略している。
【０００４】
なお、上記の直流増幅回路３６に与える基準電圧は、抵抗分割により作成している。そして、抵抗分割回路の出力部にＭＯＳトランジスタを接続し、このＭＯＳトランジスタのオン・オフにより基準電圧の値を切り替え、ＡＧＣ特性の変更を行っている。このＭＯＳトランジスタを電圧制御スイッチと称している。
【０００５】
上記のように構成された従来のＡＧＣ回路の動作を、以下に図面に基づいて説明する。
【０００６】
入力端子Ａ１から入力された入力信号ＶＡは、可変利得増幅回路３１により増幅または減衰され、出力信号ＶＢとなって出力端子Ｂ１より出力される。出力信号ＶＢは、整流回路３２および積分回路３３を介して、その大きさ（振幅）に応じた直流電圧Ｖ３１に変換される。直流電圧Ｖ３１は、さらに直流増幅回路３６に入力される。
【０００７】
直流増幅回路３６は、直流電圧Ｖ３１と基準電圧Ｖ３２との差分に比例した電圧を利得制御電圧Ｖ３３として出力する。この利得制御電圧Ｖ３３が可変利得増幅回路３１に与えられる。
【０００８】
ＡＧＣ回路は、入力信号ＶＡの振幅が大きい場合には可変利得増幅回路３１の利得を下げ、入力信号ＶＡの振幅が小さい場合には可変利得増幅回路３１の利得を上げるように設定されている。そのため、上記動作を繰り返すことで、出力信号ＶＢはある一定の振幅レベルに収束する。このレベルは、直流電圧Ｖ３１と基準電圧Ｖ３２と利得制御信号電圧Ｖ３３もしくは可変利得増幅回路３１の利得との関係により予め定めることができる。
【０００９】
この従来例では、ＡＧＣの応答時間、つまり、アタックタイム・リカバリータイムは、外付けのコンデンサを選択することで決めている。例えば、外付け容量が０．４７μＦ時には、アタックタイムが約１ｍｓｅｃになり、リカバリータイムが約１ｓｅｃになる。
【００１０】
【特許文献１】
特許第２９０１８９９号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、従来のＡＧＣ回路では、整流回路３２によって整流された整流信号を積分することによって、可変利得増幅回路３１の出力信号ＶＢを直流電圧Ｖ３１に変換しなければならない。
【００１２】
ところが、そのためには上記積分回路３３を構成する抵抗器３４とキャパシタ３５の容量値により決定される積分動作の時定数を、入力信号ＶＡとしてのアナログ信号の最低信号周期に対して、充分に大きな時定数で積分する必要がある。その結果、一般的にキャパシタ３５の静電容量値は、半導体集積回路には内蔵不可能な非常に大きな値になってしまうという課題を有していた。
【００１３】
本発明は、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易なＡＧＣ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
請求項１に記載の発明のＡＧＣ回路は、利得制御信号により制御される利得を有する可変利得増幅回路と、可変利得増幅回路の出力信号を整流する整流回路と、整流回路により整流された整流信号を予め任意に設定した電圧と比較する第１の電圧比較器と、第１の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第１のアップ・ダウンカウンタと、第１のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第１のＤ／Ａ変換回路とを備えている。
【００１５】
そして、第１のＤ／Ａ変換回路から出力される電圧に対応した利得制御信号を可変利得増幅回路に供給するようにしている。
【００１６】
この構成によれば、可変利得増幅回路の出力信号を整流した整流信号を予め設定した任意の電圧と比較し、その比較結果に応じてアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、アップ・ダウンカウンタのカウント値に対応した利得制御信号を利得制御増幅器にフィードバックする。これによって、可変利得増幅回路への入力信号の振幅の変動にかかわらず可変利得増幅回路の出力信号の振幅が安定することになる。この動作では、アップ・ダウンカウンタのアップカウント動作およびダウンカウント動作がキャパシタの充放電動作と同様の働きをすることになる。したがって、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易である。さらにアタックタイムおよびリカバリータイムを容易に調整することが可能な優れたＡＧＣ回路を提供することができる。
【００１７】
請求項２に記載の発明のＡＧＣ回路は、請求項１記載のＡＧＣ回路において、第１のアップ・ダウンカウンタに第１のアップカウント動作用クロックと第１のダウンカウント動作用クロックとをそれぞれ独立して入力している。
【００１８】
この構成によれば、第１のアップ・ダウンカウンタに第１のアップカウント動作用クロックと第１のダウンカウント動作用クロックを独立して入力しているので、アップ・ダウンカウンタのカウントアップ速度とカウントダウン速度を独立して変えることができる。したがって、請求項１に記載の発明と同様の効果が得られる上に、アタックタイムおよびリカバリータイムを独立して調整できる。
【００１９】
請求項３に記載の発明のＡＧＣ回路は、請求項１または２に記載のＡＧＣ回路において、第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のレジスタを設け、第１の電圧比較器の出力電圧を第１の基準クロックの周期で第１のレジスタに格納し、第１のレジスタに格納された電圧のレベルに応じて第１のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、第１の基準クロックの周期より短い期間内における第１の電圧比較器の出力電圧の変化を前記第１のアップ・ダウンカウンタへ伝えないようにしている。
【００２０】
この構成によれば、第１のレジスタを設けたことにより、第１の基準クロックの周期より短い期間内における第１の電圧比較器の出力電圧の変化を第１のアップ・ダウンカウンタへ伝えないようにできる。したがって、請求項１または２に記載の発明と同様の効果が得られる上に、予め設定された入力信号のレベル変化に対する出力応答性よりも、短い時間での入力信号レベル変化には追従しない、さらに高精度なＡＧＣ回路を提供することができる。
【００２１】
請求項４に記載の発明のＡＧＣ回路は、請求項１または２に記載のＡＧＣ回路において、第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、第１のアップ・ダウンカウンタのカウント値に応じて第１の電圧比較器の出力電圧を第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにしている。
【００２２】
この構成によれば、第１のカウント動作制御回路により第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限することができる。したがって、請求項１または２に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【００２３】
請求項５に記載の発明のＡＧＣ回路は、請求項３に記載のＡＧＣ回路において、第１のレジスタと第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、第１のアップ・ダウンカウンタのカウント値に応じて第１のレジスタの出力電圧を第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにしている。
【００２４】
この構成によれば、第１のカウント動作制御回路により第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限することができる。したがって、請求項３に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【００２５】
請求項６に記載の発明のＡＧＣ回路は、請求項１，２または３に記載のＡＧＣ回路において、第１のアップ・ダウンカウンタは、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限する機能を有する。
【００２６】
この構成によれば、アップ・ダウンカウンタにより第１のアップ・ダウンカウンタ自身のカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限することができる。したがって、請求項１，２または請求項３に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【００２７】
請求項７に記載の発明のＡＧＣ回路は、利得制御信号により制御される利得を有する可変利得増幅回路と、可変利得増幅回路の出力信号を整流する整流回路と、整流回路により整流された整流信号を予め任意に設定した電圧と比較する第１の電圧比較器と、第１の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第１のアップ・ダウンカウンタと、第１のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第１のＤ／Ａ変換回路と、第２の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第２のアップ・ダウンカウンタと、第２のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第２のＤ／Ａ変換回路と、第１のＤ／Ａ変換回路の出力電圧と第２のＤ／Ａ変換回路の出力電圧とを比較する第２の電圧比較器と、第２の電圧比較器の出力電圧のレベルに基づき第１のＤ／Ａ変換回路の出力電圧と第２のＤ／Ａ変換回路の出力電圧のうちのいずれか高い方の出力電圧を出力する切換回路とを備えている。
【００２８】
そして、前記切換回路から出力される電圧に対応した利得制御信号を前記可変利得増幅回路に供給するようにしている。
【００２９】
この構成によれば、可変利得増幅回路の出力信号を整流した整流信号を予め設定した任意の電圧と比較し、その比較結果に応じてアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、アップ・ダウンカウンタのカウント値に対応した利得制御信号を利得制御増幅器にフィードバックする。これによって、可変利得増幅回路への入力信号の振幅の変動にかかわらず可変利得増幅回路の出力信号の振幅が安定することになる。この動作では、アップ・ダウンカウンタのアップカウント動作およびダウンカウント動作がキャパシタの充放電動作と同様の働きをすることになる。したがって、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易である。さらに、アタックタイムおよびリカバリータイムを容易に調整することが可能な優れたＡＧＣ回路を提供することができる。また、第２のアップ・ダウンカウンタおよび第２のＤ／Ａ変換回路、第２の電圧比較器および切換回路を設け、第１および第２のＤ／Ａ変換回路の出力電圧を比較し、その比較結果に基づいて第２のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作を切り換えるとともに、切換回路で第１および第２のＤ／Ａ変換回路の出力電圧のうち高い方を利得制御信号として利得制御増幅器にフィードバックする。これによって、入力信号の変化の状態によって、第１および第２のＤ／Ａ変換回路の出力電圧を選択することができる。その結果、入力信号の変化の状態によって、利得制御信号の応答特性を切り換えることが可能となる。したがって、例えば音声信号処理に使用した場合、入力される連続した複数の信号に対して違和感の無い音声信号を提供できるさらに優れたＡＧＣ回路を提供することができる。
【００３０】
請求項８に記載の発明のＡＧＣ回路は、請求項７記載のＡＧＣ回路において、第１のアップ・ダウンカウンタに第１のアップカウント動作用クロックと第１のダウンカウント動作用クロックとを独立してそれぞれ入力し、第２のアップ・ダウンカウンタに第２のアップカウント動作用クロックと第２のダウンカウント動作用クロックとをそれぞれ独立して入力している。
【００３１】
この構成によれば、第１のアップ・ダウンカウンタに第１のアップカウント動作用クロックと第１のダウンカウント動作用クロックを独立して入力しているので、アップ・ダウンカウンタのカウントアップ速度とカウントダウン速度を独立して変えることができる。したがって、請求項７に記載の発明と同様の効果が得られる上に、アタックタイムおよびリカバリータイムを独立して調整できる。
【００３２】
請求項９に記載の発明のＡＧＣ回路は、請求項７または８に記載のＡＧＣ回路において、第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のレジスタを設け、第１の電圧比較器の出力電圧を第１の基準クロックの周期で第１のレジスタに格納し、第１のレジスタに格納された電圧のレベルに応じて第１のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、第１の基準クロックの周期より短い期間内における第１の電圧比較器の出力電圧の変化を第１のアップ・ダウンカウンタへ伝えないようにしている。
【００３３】
この構成によれば、第１のレジスタを設けたことにより、第１の基準クロックの周期より短い期間内における第１の電圧比較器の出力電圧の変化を第１のアップ・ダウンカウンタへ伝えないようにできる。したがって、請求項７または８に記載の発明と同様の効果が得られる上に、予め設定された入力信号のレベル変化に対する出力応答性よりも、短い時間での入力信号レベル変化には追従しない、さらに高精度なＡＧＣ回路を提供することができる。
【００３４】
請求項１０に記載の発明のＡＧＣ回路は、請求項９に記載のＡＧＣ回路において、第２の電圧比較器と第２のアップ・ダウンカウンタおよび切換回路との間に第２のレジスタを設け、第２の電圧比較器の出力電圧を第２の基準クロックの周期で第２のレジスタに格納し、第２のレジスタに格納された電圧のレベルに応じて第２のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、第２の基準クロックの周期より短い期間内における第２の電圧比較器の出力電圧の変化を第２のアップ・ダウンカウンタへ伝えないようにしている。
【００３５】
この構成によれば、第２のレジスタを設けたことにより、第２の基準クロックの周期より短い期間内における第２の電圧比較器の出力電圧の変化を第２のアップ・ダウンカウンタのアップ・ダウン動作制御入力端子へ伝えないようにできる。したがって、請求項７または８に記載の発明と同様の効果が得られる上に、切換回路およびアップ・ダウンカウンタの双方の動作が安定し、可変利得増幅回路の動作が安定するため、さらに優れたＡＧＣ回路を提供することができる。
【００３６】
請求項１１に記載の発明のＡＧＣ回路は、請求項７または８に記載のＡＧＣ回路において、第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、第１のアップ・ダウンカウンタのカウント値に応じて第１の電圧比較器の出力電圧を第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにしている。また、第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、第２のアップ・ダウンカウンタのカウント値に応じて第２の電圧比較器の出力電圧を第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限するようにしている。
【００３７】
この構成によれば、第１のカウント動作制御回路により第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限することができる。したがって、請求項７または８に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【００３８】
請求項１２に記載の発明のＡＧＣ回路は、請求項１０に記載のＡＧＣ回路において、第１のレジスタと第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、第１のアップ・ダウンカウンタのカウント値に応じて第１のレジスタの出力電圧を第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにしている。また、第２のレジスタと第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、第２のアップ・ダウンカウンタのカウント値に応じて第２のレジスタの出力電圧を第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限するようにしている。
【００３９】
この構成によれば、第１のカウント動作制御回路により第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限することができる。したがって、請求項９に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【００４０】
請求項１３に記載の発明のＡＧＣ回路は、請求項７，８，９または１０に記載のＡＧＣ回路において、第１のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限する機能を有する。また、第２のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する機能を有する。
【００４１】
この構成によれば、アップ・ダウンカウンタにより第１のアップ・ダウンカウンタ自身のカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限することができる。したがって、請求項７，８または請求項９に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【００４２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００４３】
（第１の実施の形態：請求項１，２に対応する）
図１は本発明の第１の実施の形態のＡＧＣ回路の構成を示すブロック図である。図１において、Ａは入力信号ＶＡが供給される信号入力端子である。１は利得制御電圧Ｖ８により制御される利得に応じて入力信号ＶＡの電圧を増幅または減衰して出力信号ＶＢを出力する可変利得増幅回路である。Ｂは可変利得増幅回路１の出力端子である。２は可変利得増幅回路１の出力電圧を整流する整流回路である。これより以降、整流回路２は全波整流回路として説明するが、半波整流回路でもかまわない。３は整流回路２で整流された整流信号（出力信号）Ｖ１を予め設定した任意の閾値電圧Ｖ２と比較し、出力信号Ｖ１が閾値電圧Ｖ２よりも高い場合にはハイレベルの電圧Ｖ３を出力し、低い場合にはローレベルの電圧Ｖ３を出力する第１の電圧比較器である。４は第１の電圧比較器３に閾値電圧Ｖ２を入力する閾値電圧入力端子である。５は第１のアップ・ダウンカウンタである。６は第１の電圧比較器３の出力電圧Ｖ３を制御信号Ｖ４として入力し、アップ・ダウン動作を制御するためのアップ・ダウン動作制御入力端子である。７はアップカウント動作用クロックＶ５を入力する入力端子である。８はダウンカウント動作用クロックＶ６を入力する入力端子である。９は第１のアップ・ダウンカウンタ５のカウント値Ｃに応じた直流電圧Ｖ７を出力する第１のＤ／Ａ変換回路である。１０は任意に設定した利得を有し、第１のＤ／Ａ変換回路９の出力直流電圧Ｖ７を入力信号とし、利得制御電圧Ｖ８を出力する直流増幅回路である。
【００４４】
なお、図１において、整流回路２、電圧比較器３、アップ・ダウンカウンタ５、Ｄ／Ａ変換回路９および直流増幅回路１０は、利得制御増幅回路１の出力信号ＶＢのアナログ信号レベルを検出するアナログ信号検出回路を構成している。この実施の形態では、アナログ信号レベル検出回路の出力信号に応じて、利得制御増幅回路１の利得を制御することで、ＡＧＣ回路が構成されているが、アナログ信号レベル検出回路は、ＡＧＣ回路に適用するにとどまらず、種々の応用が考えられる。
【００４５】
なお、上記構成において、全波整流回路に代えて半波整流回路を使用する場合、基本的には単純に置き換えを行えばよい。ただし、同じ応答性を持たせるには電圧比較器のスレッショルドレベルやアップ・ダウンカウンタのクロック周波数を調整することが必要となる。
【００４６】
以上のように構成された本発明の第１の実施の形態について、図２を参照しながら、以下にその動作を説明する。
【００４７】
入力信号ＶＡは、可変利得増幅回路１により増幅または減衰されて、図２（ａ）の波形で示すような出力信号ＶＢとなる。この出力信号ＶＢは、整流回路２により整流され、図２（ｂ）の波形で示すような出力信号Ｖ１となる。
【００４８】
つぎに、整流回路２の出力信号Ｖ１は、電圧比較器３に入力される。電圧比較器３では、整流回路２の出力信号Ｖ１と閾値電圧Ｖ２とを比較し、図２（ｃ）の波形で示すように、閾値電圧Ｖ２よりも高い場合にはハイレベルの電圧を、低い場合にはローレベルの電圧を出力信号Ｖ３として出力する。
【００４９】
出力信号Ｖ３は、次段のアップ・ダウンカウンタ５のアップ・ダウン動作制御入力端子６に入力され、アップ・ダウンカウンタ５のアップカウント動作とダウンカウント動作の制御信号Ｖ４となる。
【００５０】
アップ・ダウンカウンタ５は、制御信号（電圧）Ｖ４がハイレベルの期間Ｔ１では、図２（ｄ）の波形で示すアップカウント動作用クロックＶ５で設定されたアップカウント周波数に従ってアップカウント動作を行う。また、制御信号（電圧）Ｖ４がローレベルの期間Ｔ２では、図２（ｅ）の波形で示すダウンカウント動作用クロックＶ６で設定されたダウンカウント周波数に従ってダウンカウント動作を行う。
【００５１】
アップ・ダウンカウンタ５によって計数されたカウント値Ｃは、Ｄ／Ａ変換回路９に入力される。Ｄ／Ａ変換回路９は、アップ・ダウンカウンタ５のカウント値Ｃに応じた図２（ｆ）の波形で示すような直流電圧Ｖ７を出力する。この直流電圧Ｖ７は、直流増幅回路１０によって任意の大きさに変換され、図２（ｇ）の波形で示すような可変利得増幅回路１の利得制御電圧Ｖ８となる。利得制御電圧Ｖ８により可変利得増幅回路１の利得が変化し、入力信号ＶＡは増幅または減衰される。本実施の形態においては、カウント値が大きくなるにつれて利得制御電圧Ｖ８が高くなり、可変利得増幅回路１の利得は下がり、カウント値が小さくなるにつれて利得制御電圧Ｖ８が低くなり、可変利得増幅回路１の利得は上がるものとする。
【００５２】
ここで、この実施の形態におけるアタックタイムおよびリカバリータイムの一例について説明する。例えば、アップカウント動作周波数が２５０ｋＨｚの場合では、アタックタイムが１ｍｓとなる。また、ダウンカウント動作周波数が２５０Ｈｚの場合では、リカバリータイムが１ｓｅｃとなる。ロジック回路を用いてアップカウント動作周波数およびダウンカウント動作周波数を選択することができるようにしてもよい。
【００５３】
図３（ａ），（ｂ），（ｃ）には、入力信号ＶＡと制御電圧Ｖ８と出力信号ＶＢとの波形を図２よりもマクロ的に示している。
【００５４】
以上の動作は、アップカウントによる入力信号ＶＡの減衰とダウンカウントによる入力信号ＶＡの増幅とがつり合う時点まで繰り返され、出力電圧ＶＢはある一定の振幅レベルに収束する。
【００５５】
このような構成によれば、キャパシタを用いた積分回路を必要とせずに、出力信号の振幅が一定となるように入力信号ＶＡの振幅に応じて可変利得増幅回路１の利得を制御し、入力信号ＶＡの振幅変動を抑制するＡＧＣ回路を提供することができる。したがって、ＡＧＣ回路を集積回路に内蔵することも容易である。
【００５６】
また、電圧比較器３の閾値電圧Ｖ２の値やアップ・ダウンカウンタ５のアップカウント動作用クロックＶ５およびダウンカウント用動作クロックＶ６の周波数、カウント値Ｃに応じた利得制御電圧の変化幅を任意に設定することで、出力電圧が一定の振幅レベルに収束するまでの時間、すなわち、アタックタイムおよびリカバリータイムを容易に調整することができる。また、アップカウント動作用クロックＶ５およびダウンカウント用動作クロックＶ６を独立してアップ・ダウンカウンタ５に入力する構成を採用したので、アタックタイムとリカバリータイムを独立して調整できる。
【００５７】
上記において、Ｄ／Ａ変換回路９の出力電圧Ｖ７は直流増幅回路１０に入力され、直流増幅回路１０の出力電圧を利得制御電圧Ｖ８として使用したが、Ｄ／Ａ変換回路９の出力電圧Ｖ７を直接利得制御信号として使用しても、本発明のＡＧＣ回路を実現できることは明らかである。
【００５８】
また、上記において、可変利得増幅回路１の利得制御は電圧方式と仮定して説明したが、可変利得増幅回路１の利得制御方式（電流型または電圧型）によってＤ／Ａ変換回路９および直流増幅回路１０の出力の形式または組み合わせを変更することでも、本発明のＡＧＣ回路を実現可能である。したがって、利得制御信号というのは、利得制御電圧だけでなく、利得制御電流のことも意味する。
【００５９】
以上の点は後述する実施の形態についても言える。
【００６０】
（第２の実施の形態：請求項３に対応する）
図４は本発明の第２の実施の形態のＡＧＣ回路の構成を示すブロック図である。図４において、図１に示す本発明の第１の実施の形態のＡＧＣ回路と同じ構成要素には同一の符号を付すことにより説明を省略し、図１に示すＡＧＣ回路に対して新たに追加されている要素のみを説明する。１１は第１の電圧比較器３とアップ・ダウンカウンタ５のアップ・ダウン動作制御入力端子６との間に挿入されたレジスタとしてのフリップフロップである。このフリップフロップ１１は、第１の電圧比較器３により出力される信号の極性、すなわち電圧レベル（ハイレベルまたはローレベル）を基準クロックＶ９の周期で格納し、基準クロックＶ９の周期で格納した極性を第１のアップ・ダウンカウンタ５のアップ・ダウン動作制御入力端子６に伝える。１２は上記フリップフロップ１１に基準クロックＶ９を入力する基準クロック入力端子である。
【００６１】
なお、図４において、整流回路２、電圧比較器３、フリップフロップ１１、アップ・ダウンカウンタ５、Ｄ／Ａ変換回路９および直流増幅回路１０は、利得制御増幅回路１の出力信号ＶＢのアナログ信号レベルを検出するアナログ信号検出回路を構成している。この実施の形態では、アナログ信号レベル検出回路の出力信号に応じて、利得制御増幅回路１の利得を制御することで、ＡＧＣ回路が構成されているが、アナログ信号レベル検出回路は、ＡＧＣ回路に適用するにとどまらず、種々の応用が考えられる。
【００６２】
本実施の形態の特徴として、上記電圧比較器３の出力がチャタリングや外来ノイズ等により基準クロックＶ９の周期より短い期間内に変化しても、上記アップ・ダウンカウンタ５が本来行うべきカウント動作には影響を及ぼさない。したがって、アップ・ダウンカウンタ５のカウント動作が安定し、可変利得増幅回路１の動作が安定する。そのため、さらに優れたＡＧＣ回路を提供することができる。
【００６３】
図５は、第２の実施の形態のＡＧＣ回路の動作を示す各部の波形図である。同図（ａ）は整流回路３の出力信号Ｖ１の波形を示し、同図（ｂ）は電圧比較器３の出力電圧の波形を示し、同図（ｃ）はフリップフロップ１１に入力される基準クロックＶ９の波形を示し、同図（ｄ）はアップ・ダウンカウンタ５に入力される制御信号Ｖ４の波形を示し、同図（ｅ）はアップ・ダウンカウンタ５に入力されるアップカウント動作用クロックＶ５の波形を示し、同図（ｆ）はアップ・ダウンカウンタ５に入力されるダウンカウント動作用クロックＶ６の波形を示し、同図（ｇ）はＤ／Ａ変換回路９の出力電圧Ｖ７の波形を示し、同図（ｈ）は可変利得増幅回路１に入力される利得制御電圧Ｖ８の波形を示している。図２の波形図との違いは、電圧比較器３の出力電圧を基準クロックＶ９に同期してフリップフロップ１１が格納し、フリップフロップ１１から制御信号Ｖ４を出力している点である。それ以外は、図２と同様である。
【００６４】
（第３の実施の形態：請求項４，５，６に対応する）
図６は本発明の第３の実施の形態のＡＧＣ回路の構成を示すブロック図である。図６において、図１に示す本発明の第１の実施の形態のＡＧＣ回路と同じ構成要素には同一の符号を付すことにより説明を省略し、図１に示すＡＧＣ回路に対し新たに追加されている要素のみを説明する。１３は上記第１のアップ・ダウンカウンタ５によって計数されたカウント値Ｃに応じて、上記第１の電圧比較器３により出力されるハイレベルもしくはローレベルの電圧Ｖ３をアップ・ダウン動作制御入力端子６へ伝達するか、またはハイレベルもしくはローレベルの電圧Ｖ３の伝達を遮断するかを制御する第１のカウント動作制御回路である。
【００６５】
具体的には、この第１のカウント動作制御回路１３は、カウント値Ｃが所定の上限値より小さいときには、ハイレベルの電圧Ｖ３をアップ・ダウン動作制御入力端子６へ伝達するが、カウント値Ｃが所定の上限値に達するとハイレベルの電圧Ｖ３を遮断してアップ・ダウン動作制御入力端子６へ伝達しないようにする。これによって、アップ・ダウンカウンタ５のアップカウント動作が停止する。なお、カウント値Ｃが所定の上限値に達しても、ローレベルの電圧Ｖ３は伝達される。これは、アップ・ダウンカウンタ５にダウンカウントを行わせ、カウント値Ｃを所定の上限値から減少させることができるようにするためである。
【００６６】
また、この第１のカウント動作制御回路１３は、カウント値Ｃが所定の下限値より大きいときには、ローレベルの電圧Ｖ３をアップ・ダウン動作制御入力端子６へ伝達するが、カウント値Ｃが所定の下限値に達するとローレベルの電圧Ｖ３を遮断してアップ・ダウン動作制御入力端子６へ伝達しないようにする。これによって、アップ・ダウンカウンタ５のダウンカウント動作が停止する。なお、カウント値Ｃが所定の下限値に達しても、ハイレベルの電圧Ｖ３は伝達される。これは、アップ・ダウンカウンタ５にアップカウントを行わせ、カウント値Ｃを所定の下限値から増加させることができるようにするためである。
【００６７】
以上のような第１のカウント動作制御回路１３の制御動作により、アップ・ダウンカウンタ５は、カウント値Ｃが所定の下限値から所定の上限値の範囲（下限値および上限値を含む）内の値に制限される。なお、所定の上限値は、アップ・ダウンカウンタ５の最大カウント値またはそれより小さい任意の値に設定される。また、所定の下限値は、最小カウント値（例えば、零）またはそれより大きい任意の値に設定される。当然、上限値は下限値より大きい値である。
【００６８】
なお、図６において、整流回路２、電圧比較器３、カウント動作制御回路１３、アップ・ダウンカウンタ５、Ｄ／Ａ変換回路９および直流増幅回路１０は、利得制御増幅回路１の出力信号ＶＢのアナログ信号レベルを検出するアナログ信号検出回路を構成している。この実施の形態では、アナログ信号レベル検出回路の出力信号に応じて、利得制御増幅回路１の利得を制御することで、ＡＧＣ回路が構成されているが、アナログ信号レベル検出回路は、ＡＧＣ回路に適用するにとどまらず、種々の応用が考えられる。
【００６９】
もし、アップ・ダウンカウンタ５のカウント動作を停止させる回路がない場合には、以下のような問題が生じる。すなわち、入力信号ＶＡに応じてカウント動作を行いカウント値Ｃがアップ・ダウンカウンタ５の構造によって決まる最大カウント値または最小カウント値に達した際に、さらに同方向の計数を行うと最大カウント値は最小カウント値に変化し、最小カウント値は最大カウント値に変化する。その結果、利得制御電圧Ｖ８が急激に変化し、この変化に追従して可変利得増幅回路１の出力も急激に変化してしまうという問題が生じる。
【００７０】
本実施の形態の特徴として、カウント値Ｃの上限値と下限値を任意に定め、上限値に達した場合にはアップカウント動作を停止し、下限値に達した場合にはダウンカウント動作を停止することによって、上記問題を防ぐことができる。また、カウント値Ｃの上限値および下限値を、アップ・ダウンカウンタ５の構造によって決まる最大カウント値および最小カウント値の範囲内で任意に定めることができるので、可変利得増幅回路１の利得変化幅を、任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【００７１】
図７は、第３の実施の形態のＡＧＣ回路の動作を示す各部の波形図である。同図（ａ）は整流回路３の出力信号Ｖ１の波形を示し、同図（ｂ）は電圧比較器３の出力信号Ｖ３の波形を示し、同図（ｃ）はアップ・ダウンカウンタ５に入力されるアップカウント動作用クロックＶ５の波形を示し、同図（ｄ）はアップ・ダウンカウンタ５に入力されるダウンカウント動作用クロックＶ６の波形を示し、同図（ｅ）はＤ／Ａ変換回路９の出力電圧Ｖ７の波形を示し、同図（ｆ）は可変利得増幅回路１に入力される利得制御電圧Ｖ８の波形を示している。図５の波形図において、左側半分は、整流回路２の出力信号Ｖ１のレベルが高く、カウント値Ｃが増加を続け、上限値に達したところでアップカウント動作が停止し、Ｄ／Ａ変換回路９の出力電圧Ｖ７が増減を停止し、最大値で安定しているときの各部の波形を示している。また、同図の右半分は、整流回路２の出力信号Ｖ１のレベルが低く、カウント値Ｃが減少を続け、下限値に達したところでダウンカウント動作が停止し、Ｄ／Ａ変換回路９の出力電圧Ｖ７が減少を停止し、最小値で安定しているときの各部の波形を示している。
【００７２】
なお、上記の第３の実施の形態では、アップ・ダウンカウンタ５とは別にカウント動作制御回路１３を設けたが、カウント動作制御回路１３に相当する機能をアップ・ダウンカウンタ５に内蔵させてもよい。つまり、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、ダウンカウント動作を実行させるか、または実行を停止させることにより、カウント値を所定の上限値と所定の下限値の範囲内に制限する機能を第１のアップ・ダウンカウンタ５に内蔵させてもよい。具体的には、第１のアップ・ダウンカウンタ５が、カウント値を所定の上限値と所定の下限値の範囲とそれぞれ比較し、比較結果に基づいてアップカウント動作およびダウンカウント動作を制御することにより、カウント値を所定の上限値と所定の下限値の範囲内に制限するような動作を行うように構成する。
【００７３】
図８にカウント動作制御回路１３およびアップ・ダウンカウンタ５の部分の具体的な回路構成の一例を示す。図８において、５Ａ，５ＢはＴ−フリップフロップ（もしくはＤ−フリップフロップ）、５Ｃ〜５ＦはＡＮＤ回路、５Ｇ，５ＨはＯＲ回路である。１３Ａ，１３ＢはＡＮＤ回路、１３Ｃはインバータ回路、１３Ｄは下限値のときにローレベル信号が入力される端子、１３Ｅは上限値のときにローレベルの信号が入力される端子である。この回路では、電圧比較器３の出力信号とクロックとの論理積がアップ・ダウンカウンタ５のクロック入力となり、カウント値が上限値または下限値に達すると、上昇方向または下降方向のクロックを通さない構成となっている。
【００７４】
また、このカウント動作制御回路１３の構成もしくは、カウント動作制御回路１３に相当する回路をアップ・ダウンカウンタ５に内蔵させる構成は、第２の実施の形態のＡＧＣ回路の構成に追加してもよい。要は第２の実施の形態の構成と第３の実施の形態の構成とを組み合わせることも容易である。なお、カウント動作制御回路１３を第２の実施の形態の構成に追加する場合には、図９に示すように、フリップフロップ１１とアップ・ダウンカウンタ５との間にカウント動作制御回路１３が設けられる。
【００７５】
（第４の実施の形態：請求項７〜１２に対応する）
図１０は本発明の第４の実施の形態のＡＧＣ回路の構成を示すブロック図である。図１０において、図１に示す本発明の第１の実施の形態のＡＧＣ回路と同じ構成要素には同一の符号を付すことにより説明を省略し、図１に示すＡＧＣ回路に対して新たに追加されている要素のみを説明する。１４は第２のアップ・ダウンカウンタである。１５は制御信号Ｖ１０を入力することにより、上記第２のアップ・ダウンカウンタ１４の計数方向を制御するためのアップ・ダウン動作制御入力端子である。１６は上記第２のアップ・ダウンカウンタ１４にアップカウント動作用クロックＶ１１を入力するアップカウント動作用クロック入力端子である。１７は上記第２のアップ・ダウンカウンタ１４にダウンカウント動作用クロックＶ１２を入力するダウンカウント動作用クロック入力端子である。１８は上記第２のアップ・ダウンカウンタ１４のカウント値Ｄに応じた直流電圧Ｖ１３を出力する第２のＤ／Ａ変換回路である。１９は上記第１のＤ／Ａ変換回路９の出力電圧Ｖ７と上記第２のＤ／Ａ変換回路１８の出力電圧Ｖ１３とを比較する第２の電圧比較器である。この第２の電圧比較器１９は、電圧Ｖ７，Ｖ９の比較結果に応じてハイレベルまたはローレベルの電圧Ｖ１４を出力し、上記第２のアップ・ダウンカウンタ１４のアップ・ダウン動作を制御する。２０は電圧Ｖ１４を入力とし、電圧Ｖ１４のレベルに応じて上記第１のＤ／Ａ変換回路９の出力電圧Ｖ７と上記第２のＤ／Ａ変換回路１８の出力電圧Ｖ１３のうちのいずれか高い方の出力電圧を直流増幅回路１０に伝えるための切換回路である。直流増幅回路１０は、電圧Ｖ７，Ｖ１３のうち高い方を増幅して上記利得制御電圧Ｖ８として出力する。
【００７６】
なお、図１０において、整流回路２、電圧比較器３、アップ・ダウンカウンタ５、Ｄ／Ａ変換回路９および直流増幅回路１０、アップ・ダウンカウンタ１４、Ｄ／Ａ変換回路１８、電圧比較器２０、切換回路２０は、利得制御増幅回路１の出力信号ＶＢのアナログ信号レベルを検出するアナログ信号検出回路を構成している。この実施の形態では、アナログ信号レベル検出回路の出力信号に応じて、利得制御増幅回路１の利得を制御することで、ＡＧＣ回路が構成されているが、アナログ信号レベル検出回路は、ＡＧＣ回路に適用するにとどまらず、種々の応用が考えられる。
【００７７】
以上のように構成された本発明の第５の実施の形態について、以下にその動作を説明する。
【００７８】
Ｄ／Ａ変換回路９までの動作は、図１に示した本発明の第１の実施の形態のＡＧＣ回路の動作説明で記載したものと同様である。アップ・ダウンカウンタ１４は、アップ・ダウン動作制御入力端子１５に入力される制御信号（電圧）Ｖ１０、すなわち、第２の電圧比較器１９の出力電圧Ｖ１４がハイレベルの期間ではアップカウント動作用クロックＶ１１で設定されたアップカウント周波数に従ってアップカウント動作を行い、出力信号（電圧）Ｖ１０がローレベルの期間ではダウンカウント動作用クロックＶ１２で設定されたダウンカウント周波数に従ってダウンカウント動作を行う。アップ・ダウンカウンタ１４によって計数されたカウント値ＤはＤ／Ａ変換回路１８に入力される。Ｄ／Ａ変換回路１８はカウント値Ｄに応じた直流電圧Ｖ１３を出力する。
【００７９】
直流電圧Ｖ７およびＶ１３は、切換回路２０によっていずれか高い方の電圧が直流増幅回路１０に伝えられ、直流増幅回路１０によって任意の大きさに変換され、可変利得増幅回路１の利得制御電圧Ｖ８となる。
【００８０】
さらに、直流電圧Ｖ７およびＶ１３は、電圧比較器１９により比較される。電圧比較器１９は、直流電圧Ｖ７が直流電圧Ｖ１３より高い場合にはハイレベルの電圧Ｖ１４を、その他の場合にはローレベルの電圧Ｖ１４を出力し、この出力電圧Ｖ１４がアップ・ダウンカウンタ１４のアップ・ダウン動作を制御する制御信号Ｖ１０となり、また、上記したように切換回路２０に制御信号として与えられる。切換回路２０の最も簡単な構成例としては、トランスファーゲートを用い、電圧比較器１９の出力がハイレベルなら直流電圧Ｖ７のゲートを開き、ローレベルなら直流電圧Ｖ１３のゲートを開き、各信号を通すようなものが考えられる。
【００８１】
そして、利得制御電圧Ｖ８により可変利得増幅回路１の利得が変化し、入力信号ＶＡは増幅または減衰される。入力信号ＶＡは第１または第２のアップ・ダウンカウンタ５または１４による増幅と減衰とがつり合う時点まで上記動作を繰り返し、出力電圧ＶＢはある一定の振幅レベルに収束する。
【００８２】
ここで、図１に示す本発明の第１の実施の形態のＡＧＣ回路を音声信号処理に使用したと仮定する。出力信号（電圧）ＶＢがある一定の振幅レベルで安定している状態から、入力信号ＶＡがそれより小さくなった場合、この時出力信号ＶＢもそれに追従して小さくなる。ところが、ダウンカウント動作用クロックＶ６の周波数が高いとアップ・ダウンカウンタ５がダウンカウントしてくことにより、利得制御電圧Ｖ８が小さくなって可変利得増幅器１の利得を上げ、一定の振幅レベルに戻る時間はクロックＶ６の周波数に追従して早くなってしまう。実際の音声に置き換えると、ある振幅を持った音Ｅに続き、音Ｅに対して小さな振幅の音Ｆが入力された場合、瞬時に同じ大きさの音にしてしまうため、臨場感や遠近感のない違和感のある音声信号となってしまうという第１の問題が生じる。
【００８３】
この問題を回避するために、ダウンカウント動作用クロックＶ６の周波数を低くすると、今度は、ある振幅を持った音ＥがＡＧＣ回路によって一定の振幅で安定しているところに、破裂音のような短時間に急峻な大きな音Ｇが入力された場合に以下のような問題が生じる。すなわち、急峻な大きな音Ｇによってアップ・ダウンカウンタ５はアップカウント動作をし、急峻な大きな音Ｇを減衰させようとするため、音Ｇに続いて入力される音Ｅもそれに追従して小さくなってしまう。急峻な大きな音Ｇが無くなった後は音Ｅを急峻な大きな音Ｇが入力される以前の振幅の音に戻そうとアップ・ダウンカウンタ５がダウンカウント動作をするが、ダウンカウント動作用クロックＶ６の周波数は低く設定されているため、一定の振幅レベルに戻すまでの時間が長くなり、音Ｅが聞こえない、または聞き取ることが困難な状態の時間が長くなってしまうという第２の問題が生じる。
【００８４】
図１０に示す本発明の実施の形態によれば、例えば、アップ・ダウンカウンタ１４のアップカウント動作用クロックＶ１１およびダウンカウント動作用クロックＶ１２の周波数を、アップ・ダウンカウンタ５のアップカウント動作用クロックＶ５およびダウンカウント動作用クロックＶ６の周波数に対し、それぞれ低くすると、ある振幅を持った音Ｅに続き、音Ｅに対して小さな音Ｆが入力された場合、以下のような動作となる。すなわち、小さな音Ｆが入力される以前はＡＧＣ回路により音Ｅはある一定の振幅で安定し出力されているので、Ｄ／Ａ変換回路９の出力電圧Ｖ７とＤ／Ａ変換回路１８の出力電圧Ｖ１３はほぼ同電位でつりあっているが、小さな音Ｆが入力されるとアップ・ダウンカウンタ５はダウンカウント動作を行い、Ｄ／Ａ変換回路９の出力電圧Ｖ７を下げようとする。出力電圧Ｖ７がＤ／Ａ変換回路１８の出力電圧Ｖ１３より低くなると、電圧比較器１９の出力電圧Ｖ１４がハイレベルからローレベルに反転し、アップ・ダウンカウンタ１４がダウンカウント動作を行いＤ／Ａ変換回路１８の出力電圧Ｖ１３を下げようとする。ところが、アップ・ダウンカウンタ１４のダウンカウント動作用クロックＶ１２の周波数がアップ・ダウンカウンタ５のダウンカウント動作用クロックＶ６の周波数よりも低いため、出力電圧Ｖ１３の下がるスピードは遅くなる。このため、出力電圧Ｖ１３の方が出力電圧Ｖ７より高い状態が保たれ、切換回路２０により利得制御電圧Ｖ８は出力電圧Ｖ１３より生成されることになり、音ＦがＡＧＣ回路により一定の振幅に安定するまでの時間が遅くなり、臨場感や遠近感を損なわない違和感のない音声信号を出力することができる。
【００８５】
なお、アップ・ダウンカウンタ１４のアップカウント動作用クロックＶ１１およびダウンカウント動作用クロックＶ１２の周波数と、アップ・ダウンカウンタ５のアップカウント動作用クロックＶ５およびダウンカウント動作用クロックＶ６の周波数との関係が上記と逆の場合にも、本発明は成立する。
【００８６】
また、ある振幅を持った音ＥがＡＧＣ回路によって一定の振幅で安定しているところに、破裂音のような短時間に急峻な大きな音Ｇが入力された場合、以下のような動作となる。すなわち、急峻な大きな音Ｇによってアップ・ダウンカウンタ５はアップカウント動作を行い、Ｄ／Ａ変換回路９の出力電圧Ｖ７が高くなり、電圧比較器１９によりアップ・ダウンカウンタ１４もアップカウント動作を行い、Ｄ／Ａ変換回路１８の出力電圧Ｖ１３も高くなるが、アップ・ダウンカウンタ５のアップカウント動作用クロックＶ５の周波数がアップ・ダウンカウンタ１４のアップカウント動作用クロックＶ１１の周波数よりも高いため、出力電圧Ｖ７は出力電圧Ｖ１３よりも早く高くなり、可変利得増幅回路１の利得は出力電圧Ｖ７より生成される利得制御電圧Ｖ８に追従する。音Ｇが無くなった後、音Ｅを急峻な大きな音Ｇが入力される以前の振幅の音に戻そうとする動作時は、アップ・ダウンカウンタ５はダウンカウント動作を行うが、出力電圧Ｖ７は出力電圧Ｖ１３よりも高い状態であるため、アップ・ダウンカウンタ１４は、急峻な大きな音Ｇの入力に伴ってアップカウント動作を継続する。その後、電圧Ｖ７，Ｖ１３の関係が逆転し、アップ・ダウンカウンタ１４がダウンカウントを始める。
【００８７】
出力電圧Ｖ７が出力電圧Ｖ１３より高い間、音Ｅの一定の振幅に戻るスピードはアップ・ダウンカウンタ５のダウンカウント動作用クロックＶ６の周波数に追従するため、上記のような問題を防ぐことができる。
【００８８】
上記において、第１および第２の問題を防ぐために第１および第２のアップ・ダウンカウンタ５，１４のカウント動作用クロックＶ５，Ｖ６，Ｖ１１，Ｖ１２の周波数をそれぞれ異ならせたが、カウント値に対する第１および第２のＤ／Ａ変換回路９，１８の変化幅を異ならせること、例えば第２のＤ／Ａ変換回路１８の変化幅を第１のＤ／Ａ変換回路９の変化幅より小さくすることでも、同様の効果が得られる。
【００８９】
図１１は、第４の実施の形態のＡＧＣ回路の動作を示す各部の波形図である。同図（ａ）は電圧比較器３の出力信号Ｖ３の波形を示し、同図（ｂ）はアップ・ダウンカウンタ５に入力されるアップカウント動作用クロックＶ５の波形を示し、同図（ｃ）はアップ・ダウンカウンタ５に入力されるダウンカウント動作用クロックＶ６の波形を示し、同図（ｄ）はアップ・ダウンカウンタ１４に入力されるアップカウント動作用クロックＶ１１の波形を示し、同図（ｅ）はアップ・ダウンカウンタ１４に入力されるダウンカウント動作用クロックＶ１２の波形を示し、同図（ｆ）はＤ／Ａ変換回路９，１８のそれぞれの出力電圧Ｖ７，Ｖ１３の波形を示し、同図（ｇ）は電圧比較器１９の出力信号Ｖ１４の波形を示し、同図（ｈ）は切換回路２０の出力電圧の波形を示し、同図（ｉ）は利得制御電圧Ｖ８の波形を示している。図１１では、電圧比較器１９の出力信号Ｖ１４のレベルに応じて、Ｄ／Ａ変換回路９，１８の出力電圧Ｖ７，Ｖ１３が選択的に切換回路２０の出力電圧として現れることを示している。
【００９０】
図１２（ａ），（ｂ），（ｃ）には、ある振幅を持った音Ｅに続き、音Ｅに対して小さな音Ｆが入力された場合における、入力信号ＶＡと制御電圧Ｖ８と出力信号ＶＢとの波形を図１１よりもマクロ的に示している。
【００９１】
図１３（ａ），（ｂ），（ｃ）には、ある振幅を持った音ＥがＡＧＣ回路によって一定の振幅で安定しているところに、破裂音のような短時間に急峻な大きな音Ｇが入力された場合における、入力信号ＶＡと制御電圧Ｖ８と出力信号ＶＢとの波形を図１１よりもマクロ的に示している。
【００９２】
上記の第４の実施の形態の構成（図１０）に、図４のフリップフロップ１１を追加した構成、または図６のカウント動作制御回路１３を追加した構成、カウント動作制御回路１３に相当する機能をアップ・ダウンカウンタ５に内蔵させる構成を実施の形態としてあげることができる。
【００９３】
また、上記の第４の実施の形態の構成（図１０）に、図４のフリップフロップ１１および図６のカウント動作制御回路１３を追加した構成、フリップフロップ１１を追加するとともにカウント動作制御回路１３に相当する機能をアップ・ダウンカウンタ５に内蔵させる構成も実施の形態としてあげることができる。
【００９４】
また、上記の第４の実施の形態の構成（図１０）に、図４のフリップフロップ１１を追加し、かつフリップフロップ１１と同様の構成を有するレジスタを、電圧比較器１９とアップ・ダウンカウンタ１４の間に設けてもよい。その場合、電圧比較器の出力ノイズの影響をなくすために、切換回路２０の入力もレジスタから入力されることが好ましい。
【００９５】
また、上記第４の実施の形態の構成（図１０）に、図６のカウント動作制御回路１３を追加し、かつカウント動作制御回路１３と同様の構成を有するカウント動作制御回路を電圧比較器１９とアップ・ダウンカウンタ１４の間に設けてもよい。さらに、電圧比較器１９とアップ・ダウンカウンタ１４との間に上記したレジスタおよびカウント動作制御回路の両方を、レジスタを電圧比較器１９側に位置させた状態で設けてもよい。その場合、電圧比較器の出力ノイズの影響をなくすために、切換回路２０の入力もレジスタから入力されることが好ましい。
【００９６】
ここで、上述した構成のうち、いくつかを図１４、図１５および図１６に示す。これらの図において、１１Ｂはフリップフロップ、１２Ｂは基準クロック入力端子、１３Ｂはカウント動作制御回路であり、その他の構成は、先の実施の形態で説明したものと同様である。
【００９７】
また、上記各実施の形態では、アップ・ダウンカウンタ５，１４にアップカウント動作用とダウンカウント動作用とで、周期の異なる独立したクロックを入力する構成を示したが、アップカウント動作用とダウンカウント動作用とで同一のクロックを与えてもよい。この場合、アタックタイムおよびリカバリータイムを独立して調整することはできなくなるが、キャパシタを用いた積分回路を必要せずにＡＧＣ回路を実現できる点等、それ以外の作用効果については、上記の各実施の形態と同様である。
【００９８】
以上、本発明の具体的実施の形態について詳細に説明したが、本発明は、これら具体例に限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに、種々の変形が可能である。
【００９９】
【発明の効果】
請求項１に記載の発明によれば、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易である。さらに、アタックタイムおよびリカバリータイムを容易に調整することが可能な優れたＡＧＣ回路を提供することができる。
【０１００】
請求項２記載の発明によれば、請求項１に記載の発明と同様の効果が得られる上に、アタックタイムおよびリカバリータイムを独立して調整できる。
【０１０１】
請求項３に記載の発明によれば、請求項１または２に記載の発明と同様の効果が得られる上に、予め設定された入力信号のレベル変化に対する出力応答性よりも、短い時間での入力信号レベル変化には追従しない、さらに高精度なＡＧＣ回路を提供することができる。
【０１０２】
請求項４に記載の発明によれば、請求項１または２に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【０１０３】
請求項５に記載の発明によれば、請求項３に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【０１０４】
請求項６に記載の発明によれば、請求項１，２または請求項３に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【０１０５】
請求項７に記載の発明によれば、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易である。さらに、アタックタイムおよびリカバリータイムを容易に調整することが可能な優れたＡＧＣ回路を提供することができる。また、例えば音声信号処理に使用した場合、入力される連続した複数の信号に対して違和感の無い音声信号を提供できるさらに優れたＡＧＣ回路を提供することができる。
【０１０６】
請求項８に記載の発明によれば、請求項７に記載の発明と同様の効果が得られる上に、アタックタイムおよびリカバリータイムを独立して調整できる。
【０１０７】
請求項９に記載の発明によれば、請求項７または８に記載の発明と同様の効果が得られる上に、予め設定された入力信号のレベル変化に対する出力応答性よりも、短い時間での入力信号レベル変化には追従しない、さらに高精度なＡＧＣ回路を提供することができる。
【０１０８】
請求項１０に記載の発明によれば、請求項７または８に記載の発明と同様の効果が得られる上に、切換回路およびアップ・ダウンカウンタの双方の動作が安定し、可変利得増幅回路の動作が安定するため、さらに優れたＡＧＣ回路を提供することができる。
【０１０９】
請求項１１に記載の発明によれば、請求項７または８に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【０１１０】
請求項１２に記載の発明によれば、請求項９に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【０１１１】
請求項１３に記載の発明によれば、請求項７，８または請求項９に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のＡＧＣ回路の構成を示すブロック図である。
【図２】図１に示すＡＧＣ回路の動作を説明するための波形図である。
【図３】同じく図１に示すＡＧＣ回路の動作を説明するための波形図である。
【図４】本発明の第２の実施の形態のＡＧＣ回路の構成を示すブロック図である。
【図５】図４に示すＡＧＣ回路の動作を説明するための波形図である。
【図６】本発明の第３の実施の形態のＡＧＣ回路の構成を示すブロック図である。
【図７】図６に示すＡＧＣ回路の動作を説明するための波形図である。
【図８】アップ・ダウンカウンタおよびカウント動作制御回路１３の具体的な構成の一例を示すブロック図である。
【図９】図４の構成にカウント動作制御回路を追加したＡＧＣ回路の構成を示すブロック図である。
【図１０】本発明の第４の実施の形態のＡＧＣ回路の構成を示すブロック図である。
【図１１】図１０に示すＡＧＣ回路の動作を説明するための波形図である。
【図１２】同じく図１０に示すＡＧＣ回路の動作を説明するための波形図である。
【図１３】同じく図１０に示すＡＧＣ回路の動作を説明するための波形図である。
【図１４】図１０の構成に２個のフリップフロップを追加したＡＧＣ回路の構成を示すブロック図である。
【図１５】同じく図１０の構成に１個のフリップフロップと２個のカウント動作制御回路を追加したＡＧＣ回路の構成を示すブロック図である。
【図１６】図１０の構成に２個のフリップフロップと２個のカウント動作制御回路を追加したＡＧＣ回路の構成を示すブロック図である。
【図１７】従来のＡＧＣ回路の構成を示すブロック図である。
【符号の説明】
１ 可変利得増幅回路
２ 整流回路
３ 第１の電圧比較器
４ 閾値電圧入力端子
５ 第１のアップ・ダウンカウンタ
６ アップ・ダウン動作制御入力端子
７ アップカウント動作用クロック入力端子
８ ダウンカウント動作用クロック入力端子
９ 第１のＤ／Ａ変換回路
１０ 直流増幅回路
１１ フリップフロップ
１２ 基準クロック入力端子
１３ カウント動作制御回路
１４ 第２のアップ・ダウンカウンタ
１５ アップ・ダウン動作制御入力端子
１６ アップカウント動作用クロック入力端子
１７ ダウンカウント動作用クロック入力端子
１８ 第２のＤ／Ａ変換回路
１９ 第２の電圧比較回路
２０ 切換回路
３１ 可変利得増幅回路
３２ 整流回路
３３ 積分回路
３４ 抵抗器
３５ キャパシタ
３６ 直流増幅回路
３７ 基準電圧入力端子
Ａ 信号入力端子
Ｂ 出力信号端子
Ａ１ 信号入力端子
Ｂ１ 出力信号端子
Claims (13)
- 利得制御信号により制御される利得を有する可変利得増幅回路と、
前記可変利得増幅回路の出力信号を整流する整流回路と、
前記整流回路により整流された整流信号を予め任意に設定した電圧と比較する第１の電圧比較器と、
前記第１の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第１のアップ・ダウンカウンタと、
前記第１のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第１のＤ／Ａ変換回路とを備え、
前記第１のＤ／Ａ変換回路から出力される電圧に対応した利得制御信号を前記可変利得増幅回路に供給するようにしたことを特徴とするＡＧＣ回路。 - 第１のアップ・ダウンカウンタに第１のアップカウント動作用クロックと第１のダウンカウント動作用クロックとをそれぞれ独立して入力している請求項１記載のＡＧＣ回路。
- 第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のレジスタを設け、前記第１の電圧比較器の出力電圧を第１の基準クロックの周期で前記第１のレジスタに格納し、前記第１のレジスタに格納された電圧のレベルに応じて前記第１のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第１の基準クロックの周期より短い期間内における前記第１の電圧比較器の出力電圧の変化を前記第１のアップ・ダウンカウンタへ伝えないようにした請求項１または２に記載のＡＧＣ回路。
- 第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１の電圧比較器の出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにした請求項１または２に記載のＡＧＣ回路。
- 第１のレジスタと第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１のレジスタの出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにした請求項３に記載のＡＧＣ回路。
- 第１のアップ・ダウンカウンタは、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限する機能を有する請求項１，２または３に記載のＡＧＣ回路。
- 利得制御信号により制御される利得を有する可変利得増幅回路と、
前記可変利得増幅回路の出力信号を整流する整流回路と、
前記整流回路により整流された整流信号を予め任意に設定した電圧と比較する第１の電圧比較器と、
前記第１の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第１のアップ・ダウンカウンタと、
前記第１のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第１のＤ／Ａ変換回路と、
前記第２の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第２のアップ・ダウンカウンタと、
前記第２のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第２のＤ／Ａ変換回路と、
前記第１のＤ／Ａ変換回路の出力電圧と前記第２のＤ／Ａ変換回路の出力電圧とを比較する第２の電圧比較器と、
前記第２の電圧比較器の出力電圧のレベルに基づき前記第１のＤ／Ａ変換回路の出力電圧と前記第２のＤ／Ａ変換回路の出力電圧のうちのいずれか高い方の出力電圧を出力する切換回路とを備え、
前記切換回路から出力される電圧に対応した利得制御信号を前記可変利得増幅回路に供給するようにしたことを特徴とするＡＧＣ回路。 - 第１のアップ・ダウンカウンタに第１のアップカウント動作用クロックと第１のダウンカウント動作用クロックとを独立してそれぞれ入力し、
第２のアップ・ダウンカウンタに第２のアップカウント動作用クロックと第２のダウンカウント動作用クロックとをそれぞれ独立して入力している請求項７記載のＡＧＣ回路。 - 第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のレジスタを設け、前記第１の電圧比較器の出力電圧を第１の基準クロックの周期で前記第１のレジスタに格納し、前記第１のレジスタに格納された電圧のレベルに応じて前記第１のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第１の基準クロックの周期より短い期間内における前記第１の電圧比較器の出力電圧の変化を前記第１のアップ・ダウンカウンタへ伝えないようにした請求項７または８に記載のＡＧＣ回路。
- 第２の電圧比較器と第２のアップ・ダウンカウンタおよび切換回路との間に第２のレジスタを設け、前記第２の電圧比較器の出力電圧を第２の基準クロックの周期で前記第２のレジスタに格納し、前記第２のレジスタに格納された電圧のレベルに応じて前記第２のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第２の基準クロックの周期より短い期間内における前記第２の電圧比較器の出力電圧の変化を前記第２のアップ・ダウンカウンタへ伝えないようにした請求項９記載のＡＧＣ回路。
- 第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１の電圧比較器の出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにし、
第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、前記第２のアップ・ダウンカウンタのカウント値に応じて前記第２の電圧比較器の出力電圧を前記第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限するようにした請求項７または８に記載のＡＧＣ回路。 - 第１のレジスタと第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１のレジスタの出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにし、
第２のレジスタと第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、前記第２のアップ・ダウンカウンタのカウント値に応じて前記第２のレジスタの出力電圧を前記第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限するようにした請求項１０に記載のＡＧＣ回路。 - 第１のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限する機能を有するとともに、
第２のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する機能を有する請求項７，８，９または１０に記載のＡＧＣ回路。
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